インテルのみ表示可能 — GUID: mtr1430270871266
Ixiasoft
2.4.2.1. 高速クロック・ドメイン
2.4.2.2. ループの再構築
2.4.2.3. コントロール信号のバックプレッシャー
2.4.2.4. FIFOステータス信号によるフロー・コントロール
2.4.2.5. スキッドバッファーを使用したフロー制御
2.4.2.6. リードモディファイライトメモリー
2.4.2.7. カウンターとアキュムレーター
2.4.2.8. ステートマシン
2.4.2.9. メモリー
2.4.2.10. DSPブロック
2.4.2.11. 一般ロジック
2.4.2.12. モジュラスと除算
2.4.2.13. リセット
2.4.2.14. ハードウェアの再利用
2.4.2.15. アルゴリズム要件
2.4.2.16. FIFO
2.4.2.17. 三進加算器
インテルのみ表示可能 — GUID: mtr1430270871266
Ixiasoft
2.3.3. 複数サイクルの例外の代わりにレジスターの使用
多くの場合、デザインには複数のクロックサイクルが必要な複雑な組合せロジック(CRCやその他の算術機能など)を持つモジュールが含まれています。これらのモジュールはブロックを使用してタイミング要件を緩和するマルチサイクル例外を使用して制約します。 インテル® Hyperflex™ デバイスをターゲットとするデザインでは、これらのモジュールと制約を使用できます。詳細については、「マルチサイクルパスのデザインに関する考慮事項」セクションを参照してください。
あるいは、モジュールの1つの便利な位置に多数のレジスターステージを挿入することができます。Compilerはそれらを自動的にバランスさせます。例えば、パイプライン化を行うCRC機能を備えている場合、最適な分解と中間語をレジスターする必要はありません。入力または出力にレジスターを追加すると、Compilerはそれらをバランスさせます。