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2.4.2.1. 高速クロック・ドメイン
2.4.2.2. ループの再構築
2.4.2.3. コントロール信号のバックプレッシャー
2.4.2.4. FIFOステータス信号によるフロー・コントロール
2.4.2.5. スキッドバッファーを使用したフロー制御
2.4.2.6. リードモディファイライトメモリー
2.4.2.7. カウンターとアキュムレーター
2.4.2.8. ステートマシン
2.4.2.9. メモリー
2.4.2.10. DSPブロック
2.4.2.11. 一般ロジック
2.4.2.12. モジュラスと除算
2.4.2.13. リセット
2.4.2.14. ハードウェアの再利用
2.4.2.15. アルゴリズム要件
2.4.2.16. FIFO
2.4.2.17. 三進加算器
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1. インテル® Hyperflex™ FPGAアーキテクチャーの概要
更新対象: |
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インテル® Quartus® Prime デザインスイート 21.3 |
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この資料では、 インテル® Hyperflex™ FPGAアーキテクチャーで最大のパフォーマンスを達成するためのデザイン手法について説明します。 インテル® Hyperflex™ FPGAアーキテクチャーは、 インテル® Stratix® 10および Intel® Agilex™ デバイスで最高のクロック周波数を可能にするHyper-Retiming、Hyper-Pipelining、およびHyper-Optimizationのデザイン手法をサポートしています。
インテル® Hyperflex™ アーキテクチャー・デバイス | インテル® Hyperflex™ アーキテクチャーの説明 |
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インテル® Stratix® 10FPGA | バイパス可能なHyper-Registersをデバイスコアのルーティング・セグメントおよびすべての機能ブロック入力にパックする「Registers Everywhere」のアーキテクチャー。ルーティング信号は最初にレジスターを通過するか、マルチプレクサーにレジスターを直接バイパスして、帯域幅面積 および電力効率を改善します。 |
Intel® Agilex™ FPGA |
図 1. 随所のRegister
図 2. バイパス可能な Hyper-Register
このドキュメントでは、 インテル® Hyperflex™ FPGAアーキテクチャーを活用するための具体的なデザイン・ガイドライン、ツールフロー、および実際の例を次のとおり示します。
- インテル Hyperflex アーキテクチャーRTLデザイン・ガイドライン— インテル® Hyperflex™ FPGAアーキテクチャー・デザインのための基本的な高性能RTLデザイン手法を説明しています。
- インテル Hyperflex アーキテクチャー・デザインのコンパイル— インテル® Quartus® Primeプロ・エディションソフトウェアを使用して インテル® Hyperflex™ アーキテクチャーFPGAで最高のパフォーマンスを得る方法を説明しています。
- 最適化の例 —実際のデザイン例を使用して、パフォーマンス改善手法を示します。
- インテル Hyperflex アーキテクチャーの移植ガイドライン— インテル® Hyperflex™ アーキテクチャーFPGAへのデザイン移行のガイダンスを提供します。