ブロックベース・デザイン ユーザーガイド: インテル® Quartus® Prime プロ・エディション

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ID 683247
日付 5/07/2018
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ドキュメント目次
ドキュメント目次 x
1. ブロックベースのデザインフロー A. インテル® Quartus® Prime プロ・エディションユーザーガイド
1. ブロックベースのデザインフロー x
1.1. ブロックベース・デザイン用語 1.2. デザインブロック再利用の概要 1.3. インクリメンタル・ブロックベース・コンパイルの概要 1.4. コンパイラーのスナップショットを使った保持と再利用 1.5. デザイン分割 1.6. デザインブロック再利用のフロー 1.7. インクリメンタル・ブロックベースのコンパイルフロー 1.8. トップダウン・デザイン、ボトムアップ・デザイン、およびチームベース・デザインのフロー 1.9. インクリメンタル・ブロックベースのコンパイルとデザインブロックの再利用の組み合わせ 1.10. Signal Tapを使ったブロックベース・デザインのデバッグ 1.11. ブロックベースのデザインフロー改訂履歴
1.2. デザインブロック再利用の概要 x
1.2.1. デザインブロックの再利用例
1.5. デザイン分割 x
1.5.1. デザイン・パーティションのプランニング 1.5.2. デザイン・パーティションの作成
1.5.1. デザイン・パーティションのプランニング x
1.5.1.1. ペリフェラルIP、クロック、およびPLLのパーティションのプランニング 1.5.1.2. デザイン・パーティション・ガイドライン
1.6. デザインブロック再利用のフロー x
1.6.1. コア・パーティションの再利用 1.6.2. ルート・パーティションの再利用
1.6.1. コア・パーティションの再利用 x
1.6.1.1. ステップ1：デベロッパー：コア・パーティションを作成する 1.6.1.2. ステップ2：デベロッパー：コア・パーティションをコンパイルしてエクスポートする 1.6.1.3. ステップ3：デベロッパー：ブラックボックス・ファイルを作成する 1.6.1.4. ステップ4：コンシューマー： コア・パーティションを追加してコンパイルする
1.6.2. ルート・パーティションの再利用 x
1.6.2.1. ステップ1: デベロッパー: ペリフェラル・コア・パーティションを作成する 1.6.2.2. ステップ2:デベロッパー: Logic Lock リージョンを定義する 1.6.2.3. ステップ3：デベロッパー： ルート・パーティションをコンパイルしてエクスポートする 1.6.2.4. ステップ4：コンシューマー：ルート・パーティションを追加してコンパイルする
1.7. インクリメンタル・ブロックベースのコンパイルフロー x
1.7.1. 空のパーティションの作成
1.7.1. 空のパーティションの作成 x
1.7.1.1. 空のパーティション・クロックソースの保持
1.8. トップダウン・デザイン、ボトムアップ・デザイン、およびチームベース・デザインのフロー x
1.8.1. トップダウン・デザインとボトムアップ・デザインの組み合わせ
1.8.1. トップダウン・デザインとボトムアップ・デザインの組み合わせ x
1.8.1.1. チームベースのデザインのためのトップレベル・プロジェクトの作成 1.8.1.2. プロジェクト統合のためのデザイン・パーティションの準備
1.10. Signal Tapを使ったブロックベース・デザインのデバッグ x
1.10.1. コア・パーティションの再利用によるSignal Tap 1.10.2. ルート・パーティションの再利用によるSignal Tap
1.10.1. コア・パーティションの再利用によるSignal Tap x
1.10.1.1. HDLシグナルタップ・インスタンスの使用 1.10.1.2. パーティション境界ポート 1.10.1.3. 合成スナップショットを使用したデバッグ 1.10.1.4. 配置されたスナップショットまたは最終スナップショットを使用したデバッグ
1.10.1.2. パーティション境界ポート x
1.10.1.2.1. パーティション境界ポートの定義 1.10.1.2.2. 再利用されたコア・パーティションのデバッグポートへの接続
1.10.2. ルート・パーティションの再利用によるSignal Tap x
1.10.2.1. SLD JTAG Bridge 1.10.2.2. ルート・パーティションへのSLD JTAGブリッジの追加 1.10.2.3. Signal Tap のペリフェラル・リユース・コア・パーティションへの追加
1.10.2.1. SLD JTAG Bridge x
1.10.2.1.1. SLD JTAG Bridge Index
1. ブロックベースのデザインフロー
A. インテル® Quartus® Prime プロ・エディションユーザーガイド

1.8.1.2. プロジェクト統合のためのデザイン・パーティションの準備

トップレベル・プロジェクトとの統合のための下位レベルのデザイン・パーティションを準備するには、次の手順に従います。
  1. トップレベル・プロジェクトのコピーを取得するか、トップレベル・プロジェクトと同じ割り当てと制約を使用して新しいプロジェクトを作成します。デザインではチームリーダーが割り当てるリソースのみを使用するようにしてください。
  2. トップレベル・プロジェクトで不完全なデザイン・パーティションごとに、Design PartitionsウィンドウでEmptyオプションをYesに設定します。この設定により、後で開発するための空のパーティションが作成されます。コンパイラーがこのパーティションをエラボレートするには、少なくともポート定義とRTLに渡されたパラメーターまたはジェネリックを提供する必要があります。
  3. 下位レベルのデザイン・パーティションが完了したら、 ステップ2：デベロッパー：コア・パーティションをコンパイルしてエクスポートする の手順に従います。この手順に従うことで、プロジェクト・リーダーによるトップレベル・プロジェクトのパーティションの再利用が可能となります。
レベル 2 の表題