インテルのみ表示可能 — GUID: cpz1476303536259
Ixiasoft
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1.1. ブロックベース・デザイン用語
このドキュメントでは、ブロックベース・デザインの方法について説明するために次の用語を使用します。
用語 | 説明 |
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ブラックボックス・ファイル | ロジックなしの、ポートおよびモジュールまたはエンティティー定義のみを含むRTLソースファイル。コンフィグレーションがコンシューマー・プロジェクトの実装と一致するように、モジュールまたはエンティティーに渡されるパラメーターまたはジェネリックを含めます。 |
ブロック |
階層的なデザイン・インスタンスを構成するロジックで、一般的にはVerilogモジュールまたはVHDLエンティティーによって表されます。ブロックを保持したり、空にしたり、またはエクスポートしたりするために、ブロックベース・デザインのフローでデザインブロックをデザイン・パーティションとして指定します。 |
コンシューマー | コンシューマーは、デベロッパーが別のプロジェクトのパーティション・データベース・ファイル( .qdb )としてエクスポートするデザイン・パーティションを再利用します。 |
コア・パーティション | LUT、レジスター、M20Kメモリーブロック、DSPなど、コアロジックを実装するためのFPGAリソースのみを含むデザイン・パーティション。コア・パーティションにはペリフェラル・リソースを含めることはできません。 |
デザイン・パーティション |
デザイン・インスタンスに適用できる、論理的な名前付きの階層境界割り当て。パーティションを作成すると論理的境界が作成され、ロジック最適化や親パーティションまたは子パーティションとの統合を防ぐことができます。デザイン・パーティションは、インスタンスを論理的に分離することにより、段階的なブロックベースのコンパイルとデザインブロックの再利用を容易にします。 |
デベロッパー | デベロッパーは、コンシューマー・プロジェクトで使用するためのデザイン・パーティションを.qdbとして作成し、エクスポートします。 |
フロアプランニング |
FPGAデバイスリソースの物理的レイアウトをプランニングする。デバイスと I/Oの物理リージョンにロジックデザインの階層とペリフェラルを手動で割り当てる作業。 |
Logic Lockリージョンの制約 |
ターゲットデバイスの特定のリージョンへのロジックの配置とルーティングを制限します。リージョンの原点、高さ、幅、および以下のオプションを指定します。
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保持 |
コンパイラーは、コンパイルの特定の段階で、パーティションごとにコンパイル結果のスナップショットを保持できます。合成後、またはフィッターの最終段階の後にデザインブロックを保持することができます。 |
プロジェクト |
インテル® Quartus® Primeソフトウェアは、1つ以上のリビジョンを持つプロジェクト内でソースファイル、設定、および制約を整理します。 インテル® Quartus® Primeプロジェクト・ファイル( .qpf )には作成したプロジェクト名を格納し、作成したプロジェクトの各リビジョンを参照します。 |
ルート・パーティション |
インテル® Quartus® Primeソフトウェアは各プロジェクトのトップレベル・ルート・パーティションを自動的に作成します。このパーティションには、すべてのデバイス・ペリフェラル・リソース(I/O、HSSIO、メモリー・インターフェイス、PCIe* など)および関連するコアリソースが含まれます。コンシューマーによる今後の開発を目的として、ルート・パーティションをエクスポートし、リージョンを保持しておくことで、ペリフェラル・リソースのエクスポートと再利用が可能です。 |
スナップショット |
スナップショットは、コンパイル段階後のデザインのビューです。 インテル® Quartus® Primeコンパイラーは、各コンパイル段階の後にコンパイル・データベースのスナップショットを生成します。インクリメンタル・ブロックベースのコンパイル、デザインブロックの再利用、およびチームベースのデザインに、特定のスナップショットを保持またはエクスポートすることができます。 |