ブロックベース・デザイン ユーザーガイド: インテル® Quartus® Prime プロ・エディション

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ID 683247
日付 5/07/2018
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ドキュメント目次
ドキュメント目次 x
1. ブロックベースのデザインフロー A. インテル® Quartus® Prime プロ・エディションユーザーガイド
1. ブロックベースのデザインフロー x
1.1. ブロックベース・デザイン用語 1.2. デザインブロック再利用の概要 1.3. インクリメンタル・ブロックベース・コンパイルの概要 1.4. コンパイラーのスナップショットを使った保持と再利用 1.5. デザイン分割 1.6. デザインブロック再利用のフロー 1.7. インクリメンタル・ブロックベースのコンパイルフロー 1.8. トップダウン・デザイン、ボトムアップ・デザイン、およびチームベース・デザインのフロー 1.9. インクリメンタル・ブロックベースのコンパイルとデザインブロックの再利用の組み合わせ 1.10. Signal Tapを使ったブロックベース・デザインのデバッグ 1.11. ブロックベースのデザインフロー改訂履歴
1.2. デザインブロック再利用の概要 x
1.2.1. デザインブロックの再利用例
1.5. デザイン分割 x
1.5.1. デザイン・パーティションのプランニング 1.5.2. デザイン・パーティションの作成
1.5.1. デザイン・パーティションのプランニング x
1.5.1.1. ペリフェラルIP、クロック、およびPLLのパーティションのプランニング 1.5.1.2. デザイン・パーティション・ガイドライン
1.6. デザインブロック再利用のフロー x
1.6.1. コア・パーティションの再利用 1.6.2. ルート・パーティションの再利用
1.6.1. コア・パーティションの再利用 x
1.6.1.1. ステップ1：デベロッパー：コア・パーティションを作成する 1.6.1.2. ステップ2：デベロッパー：コア・パーティションをコンパイルしてエクスポートする 1.6.1.3. ステップ3：デベロッパー：ブラックボックス・ファイルを作成する 1.6.1.4. ステップ4：コンシューマー： コア・パーティションを追加してコンパイルする
1.6.2. ルート・パーティションの再利用 x
1.6.2.1. ステップ1: デベロッパー: ペリフェラル・コア・パーティションを作成する 1.6.2.2. ステップ2:デベロッパー: Logic Lock リージョンを定義する 1.6.2.3. ステップ3：デベロッパー： ルート・パーティションをコンパイルしてエクスポートする 1.6.2.4. ステップ4：コンシューマー：ルート・パーティションを追加してコンパイルする
1.7. インクリメンタル・ブロックベースのコンパイルフロー x
1.7.1. 空のパーティションの作成
1.7.1. 空のパーティションの作成 x
1.7.1.1. 空のパーティション・クロックソースの保持
1.8. トップダウン・デザイン、ボトムアップ・デザイン、およびチームベース・デザインのフロー x
1.8.1. トップダウン・デザインとボトムアップ・デザインの組み合わせ
1.8.1. トップダウン・デザインとボトムアップ・デザインの組み合わせ x
1.8.1.1. チームベースのデザインのためのトップレベル・プロジェクトの作成 1.8.1.2. プロジェクト統合のためのデザイン・パーティションの準備
1.10. Signal Tapを使ったブロックベース・デザインのデバッグ x
1.10.1. コア・パーティションの再利用によるSignal Tap 1.10.2. ルート・パーティションの再利用によるSignal Tap
1.10.1. コア・パーティションの再利用によるSignal Tap x
1.10.1.1. HDLシグナルタップ・インスタンスの使用 1.10.1.2. パーティション境界ポート 1.10.1.3. 合成スナップショットを使用したデバッグ 1.10.1.4. 配置されたスナップショットまたは最終スナップショットを使用したデバッグ
1.10.1.2. パーティション境界ポート x
1.10.1.2.1. パーティション境界ポートの定義 1.10.1.2.2. 再利用されたコア・パーティションのデバッグポートへの接続
1.10.2. ルート・パーティションの再利用によるSignal Tap x
1.10.2.1. SLD JTAG Bridge 1.10.2.2. ルート・パーティションへのSLD JTAGブリッジの追加 1.10.2.3. Signal Tap のペリフェラル・リユース・コア・パーティションへの追加
1.10.2.1. SLD JTAG Bridge x
1.10.2.1.1. SLD JTAG Bridge Index
1. ブロックベースのデザインフロー
A. インテル® Quartus® Prime プロ・エディションユーザーガイド

1.8.1.1. チームベースのデザインのためのトップレベル・プロジェクトの作成

デザインブロックを再利用するチームベースのデザインでは、チームメンバー全員が同じトップレベルのプロジェクト・フレームワーク内で作業することが理想的です。チームメンバー間で同じプロジェクトのコピーを使用すると、パーティションに必要な設定と制約を統一して持つことができます。

この方法は、チームがパーティションをトップレベル・デザインに統合するのに役立ちます。一部のデベロッパーがトップレベルのプロジェクト・フレームワークにアクセスできない場合、チームリーダーは、そのデベロッパーにプロジェクトと制約に関する情報を提供する必要があります。

次の手順では、他のデベロッパーが最適化された下位レベルのデザイン・パーティションを提供できるようにするトップレベル・プロジェクトの準備について説明します。トップレベルのプロジェクトではトップレベル・エンティティーを指定し、他のデベロッパーが別の インテル® Quartus® Primeプロジェクトで最適化する他のデザイン・エンティティーをインスタンス化します。

  1. トップレベルのプロジェクトを設定し、ソースファイルを追加します。 ステップ3：デベロッパー：ブラックボックス・ファイルを作成するで説明する通り、ブラックボックス・ファイルを追加することによって、デザインの不完全なセクションを表すことができます。
  2. デザイン・パーティションの作成 で説明する通り、別々の インテル® Quartus® Prime プロジェクトとして維持するインスタンスのデザイン・パーティションを定義します。
  3. 未知または不完全な定義を持つデザイン・パーティションごとに空のパーティションを定義します。
  4. 別々の インテル® Quartus® Primeプロジェクトとして統合する予定の各デザインブロックに対してLogic Lockリージョン制約を作成します。ステップ2:デベロッパー: Logic Lock リージョンを定義するで説明する通り、このようにデバイスを物理的に分割することにより、複数のチームメンバーが配置の競合なしに独立してデザインできます。
  5. フルコンパイルを実行するには、 Processing > Start Compilationをクリックします。
  6. 次のいずれかの方法を使用して、トップレベル・プロジェクトの情報をデザイン・デベロッパーに提供します。
    • デベロッパーがトップレベル・プロジェクト・フレームワークにアクセスできる場合、チームリーダーはすべての設定と制約を含めます。このフレームワークには、デベロッパーがパーティションを開発するために必要なクロック、PLL、およびその他のペリフェラル・インターフェイス・ロジックが含まれる場合があります。デベロッパーが同じデザイン環境の一部である場合、同じソース管理システムから必要なプロジェクト・ファイルのコピーを確認することができます。これは、プロジェクト・ファイルのセットを共有するための最良の方法です。それ以外の場合、チームリーダーは、トップレベル・プロジェクト（デザインと対応する.qsf割り当て）のコピーを提供し、各デベロッパーが同じプロジェクト・フレームワーク内でパーティションを作成するようにします。

    • デベロッパーがトップレベル・プロジェクト・フレームワークにアクセスできない場合、チームリーダーはTclスクリプトまたはその他の仕様を提供し、 トップレベルと一致する別の インテル® Quartus® Primeプロジェクトを作成します。また、チームリーダーは、エクスポート用のデザインブロックの周りにロジックを追加して、パーティションがトップレベルデザイン環境の主要な特性と一致するようにします。たとえば、チームリーダーは、エクスポートするパーティションの外にあるプロジェクトにトップレベルのPLLを組み込むことができるため、デベロッパーはクロックとPLLパラメーターに関する情報を使ってデザインを最適化できます。この方法を使用することで、より正確なタイミング要求がもたらされます。エクスポートするパーティションの外でインスタンス化する補助コンポーネントをエクスポートせずに、トップレベル・デザインのパーティションをエクスポートします。

レベル 2 の表題