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Ixiasoft
1.1. ブロックベース・デザイン用語
1.2. デザインブロック再利用の概要
1.3. インクリメンタル・ブロックベース・コンパイルの概要
1.4. コンパイラーのスナップショットを使った保持と再利用
1.5. デザイン分割
1.6. デザインブロック再利用のフロー
1.7. インクリメンタル・ブロックベースのコンパイルフロー
1.8. トップダウン・デザイン、ボトムアップ・デザイン、およびチームベース・デザインのフロー
1.9. インクリメンタル・ブロックベースのコンパイルとデザインブロックの再利用の組み合わせ
1.10. Signal Tapを使ったブロックベース・デザインのデバッグ
1.11. ブロックベースのデザインフロー改訂履歴
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1.10. Signal Tapを使ったブロックベース・デザインのデバッグ
Signal Tapロジック・アナライザーを使用して、ブロックベース・デザインをデバッグすることができます。次のセクションでは、再利用可能なブロックを含むデザインのシグナルタップ・デバッグについて説明します。
コア・パーティションを再利用する場合、デベロッパーはSignal Tapでデバッグする各ポイントのパーティション境界ポートを作成します。デベロッパーが作成したすべての境界ポートが、コンシューマー・プロジェクトでデバッグ用に使用できるようになります。
ルート・パーティションを再利用する場合、デベロッパーとコンシューマーはJTAGデバッグブリッジを使用してSignal Tapデバッグをコア・パーティションへ拡張します。ルート・パーティションのコンシューマーは、デバッグブリッジに接続することによって、Signal Tapを使用してペリフェラル再利用コアでデバッグすることができます。
デバッグブリッジを使用するには、デザインにSLD JTAG Bridge Agent インテル® FPGA IPおよび各ペリフェラル再利用コア境界の SLD JTAG Bridge Host インテル® FPGA IPをインスタンス化する必要があります。 SLD JTAG Bridge Agent IPを親パーティションでインスタンス化し、SLD JTAG Bridge Host IPを子パーティションでインスタンス化します。その後、 ブリッジを介してSignal Tapインスタンスに接続できます。
注: ステップバイステップのブロックベース・デザインのデバッグ手順については、『AN 847: インテル® Arria® 10 FPGA 開発ボード用デザインブロックの再利用Signal Tapチュートリアル』を参照してください。