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1.1. ブロックベース・デザイン用語
1.2. デザインブロック再利用の概要
1.3. インクリメンタル・ブロックベース・コンパイルの概要
1.4. コンパイラーのスナップショットを使った保持と再利用
1.5. デザイン分割
1.6. デザインブロック再利用のフロー
1.7. インクリメンタル・ブロックベースのコンパイルフロー
1.8. トップダウン・デザイン、ボトムアップ・デザイン、およびチームベース・デザインのフロー
1.9. インクリメンタル・ブロックベースのコンパイルとデザインブロックの再利用の組み合わせ
1.10. Signal Tapを使ったブロックベース・デザインのデバッグ
1.11. ブロックベースのデザインフロー改訂履歴
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1.5.1.1. ペリフェラルIP、クロック、およびPLLのパーティションのプランニング
ペリフェラルIP、クロック、およびPLLのパーティションをプランニングするには、次のガイドラインに従います。
ペリフェラルIPのパーティションのプランニング
- ルート・パーティション内のペリフェラル・リソースを分離して実装するために、デザイン・ペリフェラルをプランニングします。コアリソースとペリフェラル・リソースの両方を使用するIPブロック（トランシーバーや外部メモリー・インターフェイス インテル® FPGA IP など）はルート・パーティションの一部であることを確認します。
- 既存のデザインのデザイン・パーティションを作成するときは、コア・パーティションとして指定するすべてのエンティティーからペリフェラル・リソースのすべてを削除します。また、ペリフェラル・リソース・ポートをデザインのトップレベルにトンネリングします。ルート・パーティションにペリフェラル・リソースを実装します。
- ペリフェラル・リソースを使用するインスタンスを別々のパーティションとして指定することはできません。また、 インテル® FPGA IPコアを複数のパーティションに分割することはできません。
- インテル® Quartus® Prime ソフトウェアは、トップレベルのルート・パーティション以外のパーティションに、ペリフェラル・インターフェイス インテル® FPGA IP コアを含めると、エラーを生成します。
- ルート・パーティションには、ハイブリッド・メモリー・キューブ (HBM) またはハードプロセッサシステム (HPS) 用の インテル® FPGA IP を含める必要があります。
クロックおよびPLLのパーティションのプランニング
- ルート・パーティション内のすべての PLLと対応するクロックロジックを保持するようにクロック構造をプランニングします。この手法により、必要に応じて、コンパイラーはルート・パーティション内の PLLを制御できます。
- デザインのトップレベルでインスタンス化するすべてのクロックロジックのデザインブロックを作成することを検討してください。この手法によって、コンパイラーはクロックロジックをまとめてグループ化し、コンパイラーはクロックロジックをルート・パーティションの一部として扱うことができます。クロック・ルーティング・リソースはルート・パーティションに属していますが、コンパイラーはパーティションを持つルーティング・リソースを保持しません。
- コア・パーティションではなく、ルート・パーティションにグローバルにドライブする信号を含めます。コア・パーティション内で生成する信号 (クロックやリセットなど) は、ルート・パーティションにクロックバッファがないグローバル・ネットワークには駆動できません。
- 既存の インテル® Arria® 10デザインをサポートするため、コンパイラーでは、コア・パーティションにI/O PLLを使用できます。ただし、パーティション境界を作成すると、そのようなPLLが他のPLLとマージすることができなくなります。このデザインでは、マージなしでより多くのPLLを使用する可能性があり、最適ではないクロック・アーキテクチャーを持つ可能性があります。