ブロックベース・デザイン ユーザーガイド: インテル® Quartus® Prime プロ・エディション

ダウンロード PDF
ID 683247
日付 5/07/2018
Public
ドキュメント目次
ドキュメント目次 x
1. ブロックベースのデザインフロー A. インテル® Quartus® Prime プロ・エディションユーザーガイド
1. ブロックベースのデザインフロー x
1.1. ブロックベース・デザイン用語 1.2. デザインブロック再利用の概要 1.3. インクリメンタル・ブロックベース・コンパイルの概要 1.4. コンパイラーのスナップショットを使った保持と再利用 1.5. デザイン分割 1.6. デザインブロック再利用のフロー 1.7. インクリメンタル・ブロックベースのコンパイルフロー 1.8. トップダウン・デザイン、ボトムアップ・デザイン、およびチームベース・デザインのフロー 1.9. インクリメンタル・ブロックベースのコンパイルとデザインブロックの再利用の組み合わせ 1.10. Signal Tapを使ったブロックベース・デザインのデバッグ 1.11. ブロックベースのデザインフロー改訂履歴
1.2. デザインブロック再利用の概要 x
1.2.1. デザインブロックの再利用例
1.5. デザイン分割 x
1.5.1. デザイン・パーティションのプランニング 1.5.2. デザイン・パーティションの作成
1.5.1. デザイン・パーティションのプランニング x
1.5.1.1. ペリフェラルIP、クロック、およびPLLのパーティションのプランニング 1.5.1.2. デザイン・パーティション・ガイドライン
1.6. デザインブロック再利用のフロー x
1.6.1. コア・パーティションの再利用 1.6.2. ルート・パーティションの再利用
1.6.1. コア・パーティションの再利用 x
1.6.1.1. ステップ1：デベロッパー：コア・パーティションを作成する 1.6.1.2. ステップ2：デベロッパー：コア・パーティションをコンパイルしてエクスポートする 1.6.1.3. ステップ3：デベロッパー：ブラックボックス・ファイルを作成する 1.6.1.4. ステップ4：コンシューマー： コア・パーティションを追加してコンパイルする
1.6.2. ルート・パーティションの再利用 x
1.6.2.1. ステップ1: デベロッパー: ペリフェラル・コア・パーティションを作成する 1.6.2.2. ステップ2:デベロッパー: Logic Lock リージョンを定義する 1.6.2.3. ステップ3：デベロッパー： ルート・パーティションをコンパイルしてエクスポートする 1.6.2.4. ステップ4：コンシューマー：ルート・パーティションを追加してコンパイルする
1.7. インクリメンタル・ブロックベースのコンパイルフロー x
1.7.1. 空のパーティションの作成
1.7.1. 空のパーティションの作成 x
1.7.1.1. 空のパーティション・クロックソースの保持
1.8. トップダウン・デザイン、ボトムアップ・デザイン、およびチームベース・デザインのフロー x
1.8.1. トップダウン・デザインとボトムアップ・デザインの組み合わせ
1.8.1. トップダウン・デザインとボトムアップ・デザインの組み合わせ x
1.8.1.1. チームベースのデザインのためのトップレベル・プロジェクトの作成 1.8.1.2. プロジェクト統合のためのデザイン・パーティションの準備
1.10. Signal Tapを使ったブロックベース・デザインのデバッグ x
1.10.1. コア・パーティションの再利用によるSignal Tap 1.10.2. ルート・パーティションの再利用によるSignal Tap
1.10.1. コア・パーティションの再利用によるSignal Tap x
1.10.1.1. HDLシグナルタップ・インスタンスの使用 1.10.1.2. パーティション境界ポート 1.10.1.3. 合成スナップショットを使用したデバッグ 1.10.1.4. 配置されたスナップショットまたは最終スナップショットを使用したデバッグ
1.10.1.2. パーティション境界ポート x
1.10.1.2.1. パーティション境界ポートの定義 1.10.1.2.2. 再利用されたコア・パーティションのデバッグポートへの接続
1.10.2. ルート・パーティションの再利用によるSignal Tap x
1.10.2.1. SLD JTAG Bridge 1.10.2.2. ルート・パーティションへのSLD JTAGブリッジの追加 1.10.2.3. Signal Tap のペリフェラル・リユース・コア・パーティションへの追加
1.10.2.1. SLD JTAG Bridge x
1.10.2.1.1. SLD JTAG Bridge Index
1. ブロックベースのデザインフロー
A. インテル® Quartus® Prime プロ・エディションユーザーガイド

1.5. デザイン分割

ブロックベース・デザインフローを使用するには、まずデザインの階層インスタンスからデザイン・パーティションを作成する必要があります。その上でコンパイラーはデザイン・パーティションを別々に処理し、ブロックベースの機能を許可します。

デフォルトでは、すべてのIntel Quartus Primeプロジェクトには単一のルート・パーティションが含まれています。ルート・パーティションにはすべてのペリフェラル・リソースが含まれ、コアリソースが含まれることもあります。ルート・パーティションを再利用するためにエクスポートすると、エクスポートされたパーティションは、ペリフェラル再利用コア・パーティション内のロジックをすべて除外します。ペリフェラル要素をエクスポートして再利用するには、ルート・パーティションをエクスポートします。

パーティションを作成すると、そのパーティション内の階層すべてが親パーティションの一部になり、子パーティションは親の保持属性を継承します。パーティションは、パーティション間でのマージまたは最適化を防止するロジック境界を作成します。 デザイン階層内のデザイン・パーティションはデザイン・パーティションとの関係および境界を図解しています。

図 5. デザイン階層内のパーティションのデザイン
注:
  • インスタンスBとFはデザイン・パーティションです。
  • Partition B にはサブ・インスタンスD と Eが含まれています。
  • ルート・パーティションには、 トップレベル・インスタンスAとインスタンスCが含まれています。これはCがどのパーティションにも割り当てられていないためです。

デザイン・パーティションは、インスタンスを論理的に分離することにより、ブロックベースのインクリメンタル・コンパイルとデザインブロックの再利用を容易にします。この論理的な分離により、コンパイラーはデザインの他の部分とは別に各パーティションを合成し、最適化することができます。論理的な分離によって、パーティションの境界を越えてのコンパイラーの最適化を防ぐこともできます。

レベル 2 の表題