インテルのみ表示可能 — GUID: bhc1410937261356
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5.3.1. ラインの挿入
5.3.2. CRCの挿入/チェック
5.3.3. ペイロードIDの挿入
5.3.4. TRSの一致
5.3.5. スクランブラー
5.3.6. TXサンプル
5.3.7. クロック・イネーブル・ジェネレーター
5.3.8. RXサンプル
5.3.9. ビデオ規格の検出
5.3.10. 検出1および1/1.001レート
5.3.11. トランシーバー・コントローラー
5.3.12. デスクランブラー
5.3.13. TRSアライナー
5.3.14. 3Gb Demux
5.3.15. ラインの抽出
5.3.16. ペイロードIDの抽出
5.3.17. フォーマットの検出
5.3.18. ストリームの同期
5.3.19. SDビットの変換
5.3.20. 同期ビットの挿入
5.3.21. 同期ビットの削除
7.1.2.1. トランシーバーのNative PHY IPコアでのRX CDRリファレンス・クロックの変更
7.1.2.2. 同じチャネル内でのシンプレックス・モード・トランシーバーの結合
7.1.2.3. トリプルレートおよびマルチレートに対する生成されたリコンフィグレーション管理の使用
7.1.2.4. 同じチャネル内での独立したRXおよびTX動作の確保
7.1.2.5. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスのフィッター段階での潜在的な配線問題
7.1.2.6. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスを使用したSDIマルチレートRXの制約のないクロック
7.1.2.7. 未使用のトランシーバー・チャネル
7.1.2.8. インテル® Stratix® 10デバイスのコアロジックへのトランシーバー・リファレンス・クロック・ピンの配線
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8.2. Arria V、Cyclone V、Stratix Vデバイスのデザイン例
Arria V、Cyclone V、またはStratix VデバイスのSDI IIデザイン例は合成可能です。
以下の図は、Arria V、Cyclone V、およびStratix Vデバイス用に生成されたデザイン例エンティティーとシミュレーション・テストベンチを示しています。このデザイン例は、ビデオ・パターン・ジェネレーター、トランシーバー・リコンフィグレーション・コントローラー、リコンフィグレーション管理、ループバック・パス、および2つのトランシーバー・チャネルを占有するさまざまなSDIブロックで構成されています。
図 55. デザイン例エンティティーとシミュレーション・テストベンチ
図 56. HD-SDIデュアルリンクから3G-SDI (Level B) への変換用のデザイン例エンティティーとシミュレーション・テストベンチ次の図では、Convert HD-SDI dual link to 3G-SDI (level B) オプションをイネーブルしてHD-SDIデュアルリンク・レシーバーを生成した場合に、生成されたデザイン例エンティティーとシミュレーション・テストベンチを示しています。
図 57. 3G-SDI (Level B) からHD-SDIデュアルリンク変換用のデザイン例エンティティーとシミュレーション・テストベンチ以下の図では、Convert 3G-SDI (level B) to HD-SDI dual linkオプションをイネーブルして3G-SDIまたはトリプルレートSDIレシーバーを生成する場合に、生成されるデザイン例エンティティーとシミュレーション・テストベンチを示しています。