| 2023.10.05 |
23.3 |
19.4.0 |
RXトランシーバーの設定のトピックを更新して、割り当てを追加しました。 |
| 2023.04.03 |
23.1 |
19.3.2 |
- RXトランシーバーの設定およびTXトランシーバーの設定のトピックを更新して、割り当てを追加しました。
- Error(21842) メッセージに関するデバイスファミリーのサポートのトピックから、脚注を削除しました。
- 製品ファミリー名を「 Intel Agilex® 7」に更新しました。
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| 2022.12.09 |
22.4 |
19.3.1 |
- 4つのデザイン例プリセットをパラメーター・エディターに追加しました。
- RX Flux Bypass Modeのトピック名をRXトランシーバーの設定に変更し、追加の割り当てを含めてトピックを更新しました。
- TX EQ設定のトピック名をTXトランシーバーの設定に変更し、割り当てを追加してトピックを更新しました。
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| 2022.10.21 |
22.3 |
19.3.0 |
- RX Manual Adaptation Modeのトピックを削除しました。
- RX FLUX Bypass Modeのトピックを追加しました。
- ダイナミック・リコンフィグレーションのトピックを更新しました。
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| 2022.06.28 |
22.2 |
19.3.0 |
- Intel Agilex Fタイルデバイスの各ビデオ規格のリソース使用率の表に、アクティブ・ビデオ・データ・プロトコルの詳細を追加しました。
- SDI II IPコアのパラメーターの表に、Video Streamingを追加しました。
- インテルFPGAビデオ・ストリーミング・インターフェイスの項を追加しました。
- リセット信号とクロック信号の表に、信号の詳細を追加しました。
- トランスミッターのプロトコル信号 - tx_pclkに同期の表で、Enable active video data protocols = AXIS-VVP Fullに関する注記を追加しました。
- レシーバーのプロトコル信号 - rx_clkoutまたはxcvr_rxclkに同期の表で、信号に関する追加の注記を追加しました。
- トランシーバー信号の表に、信号の詳細を追加しました。
- トランスミッターのストリーミング・ビデオおよびコントロール信号の項と、レシーバーのストリーミング・ビデオおよびコントロール信号の項を追加しました。
- SDI II IPコアのレジスターの項を追加しました。
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| 2022.04.04 |
22.1 |
19.2.1 |
- SDI II規格サポートの表で、12G-SDI、Triple Rate (最大3G)、Multi Rate (最大12G-SDI) TX、およびMulti Rate (最大12G-SDI) RXの Intel® Agilex™ Fタイルの詳細を更新しました。
- Intel Agilex Fタイルデバイスの各ビデオ規格のリソース使用率の表にある、必要なALM、専用ロジックレジスター数、およびブロック・メモリー・ビットの詳細を更新しました。
- SDI II IPコアのパラメーターの表を次のように更新しました。
- 12G-SDIシングルレートのサポートを削除し、マルチレート (最大12G) のサポートを追加しました。
- F-Tile Dynamic Reconfiguration Suite IPのi_csr_clkポートと同じクロックを使用するよう、Rxコアクロックに関する注記を更新しました。
- レシーバーのプロトコル信号 - rx_coreclkに同期の表で、次の信号に関する注記を追加しました。
- さまざまなSDIモードのSystem PLL最小出力周波数の要約の表を次のように更新しました。
- 12G-SDIシングルレートのサポートを削除しました。
- トリプルレートSDIおよびマルチレートSDIのサポートを追加しました。
- System PLL Clocking Modeの項に注記を追加しました。
- RX Manual Adaptation Modeの項のコードブロックを更新しました。
- Intel Agilex Fタイルデバイスでのトランシーバーの処理の項に、2つの項を追加しました。
- 未使用のトランシーバー・タイル
- ダイナミック・リコンフィグレーション
- FVH同期信号を受信する外部VCXOによるSD-SDIタイミングジッター
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| 2022.02.16 |
21.4 |
19.2.0 |
- インテル・デバイスファミリーのサポートの表で、 Intel® Agilex™ Fタイルデバイスの暫定サポートレベルの詳細を追加しました。
- SDI II規格サポートの表に、 Intel® Agilex™ Fタイルデバイスの詳細とSingle Rateモードの12G-SDIの列を追加しました。
- Intel Agilex Fタイルデバイスの各ビデオ規格のリソース使用率の表を追加しました。
- 推奨スピードグレードの表に、 Intel® Agilex™ Fタイルデバイスの詳細を追加しました。
- IP Catalogの起動の項で、SDI IIの名前を、SDI II Intel FPGA IPに変更しました。
- IPコアのパラメーター化の項で以下を更新しました。
- Agilexの詳細に関して、SDI II Intel Agilex FPGA IPデザイン例ユーザーガイドの関連情報を追加しました。
- Intel® Agilex™ Fタイルのディレクトリーの詳細を含む、デザイン例とシミュレーション・テストベンチの生成の項を更新しました。
- SDI II IPコアデザインのコンパイルの項で以下を更新しました。
- Intel® Agilex™ Fタイルのディレクトリーの詳細を追加しました。
- Agilexの詳細に関して、SDI II Intel Agilex FPGA IPデザイン例ユーザーガイドの関連情報を追加しました。
- SDI II IPコアのパラメーターの表で以下を更新しました。
- ConfigurationsオプションのVideo Standardパラメーターの予備機能として12G-SDIシングルレートをサポートする インテル® Agilex™ デバイスに関する注記を追加しました。
- Intel® Agilex™ Fタイルデバイスが指定されたパラメーター・オプションをサポートしていないことを更新しました。
- Receiverオプションの下のRxコアクロック (rx_coreclk) 周波数パラメーターの Intel® Agilex™ Fタイル値の詳細に関する注記を追加しました。
- SDI II IPコアの機能の説明のセクションとトランシーバーのサブセクションに、 Intel® Agilex™ Fタイルデバイスのサポートを追加しました。
- オーバーサンプリング要件の表の以下の列見出しの名前を変更しました。
- Dual RateからDual-Rateへ変更
- Triple RateからTriple-Rateへ変更
- Multi RateからMulti-Rateへ変更
- 検出1および1/1.001レートの項に、 インテル® Agilex™ デバイスに関する注記を追加しました。
- Reset and Clock Signalsの表で以下を更新しました。
- tx_rst 信号に対する Intel® Agilex™ Fタイルデバイスのサポートを追加しました。
- 次の信号に該当するかどうかにかかわらず、 Intel® Agilex™ Fタイルデバイスのコンフィグレーション・ステータスに関する注記を更新しました。
- pll_powerdown_in
- pll_powerdown_out
- trig_rst_ctrl
- xcvr_rxclk
- tx_coreclk
- tx_coreclk_hd
- rx_coreclk_hd
- rx_clkin
- rx_clkin_b
- xcvr_rxclk
- xcvr_refclk
- xcvr_refclk_alt
- tx_clkout
- rx_clkout
- rx_coreclk 信号に インテル® Agilex™ デバイスのクロック周波数の範囲を100MHzから156.25MHzに設定するための注記を追加しました。インテルは、Fタイル・ダイナミック・リコンフィグレーション・スイートIP i_csr_clk コアからのポートと同じクロックを共有することをお勧めします。
- 以下の図のキャプションを更新しました。
- インテル® Arria® 10、インテル® Cyclone® 10 GX、およびインテル® Stratix® 10のTXクロッキング図を、 インテル® Arria® 10、インテル® Cyclone® 10 GX、インテル® Stratix® 10、および Intel® Agilex™ FタイルデバイスのTXクロッキング図に更新しました。
- インテル® Arria® 10、インテル® Cyclone® 10 GX、およびインテル® Stratix® 10のRXクロッキング図から、 インテル® Arria® 10、インテル® Cyclone® 10 GX、インテル® Stratix® 10、および Intel® Agilex™ FタイルデバイスのRXクロッキング図に更新しました。
- トランスミッターのプロトコル信号 - tx_pclkに同期の表の以下を更新しました。
- tx_ln_b 信号の12Gを122G-SDIに更新しました。
- tx_dataout 信号に対する Intel® Agilex™ Fタイルデバイスのサポートを追加しました。
- tx_std_out 信号の Intel® Agilex™ Fタイルデバイスには適用されないという注記を更新しました。
- レシーバーのプロトコル信号 - rx_coreclk に同期の表の以下を更新しました。
- 信号がAgilexデバイスファミリーに適用されないという rx_coreclk_is_ntsc_paln に関する注記を追加しました。
- 次の信号に該当するかどうかにかかわらず、 Intel® Agilex™ Fタイルデバイスのコンフィグレーション・ステータスに関する注記を更新しました。
- rx_std_in
- rx_std (トランシーバーのみのコンフィグレーションの場合)
- レシーバーのプロトコル信号 - rx_clkout または xcvr_rxclk に同期の表の以下を更新しました。
- rx_datain 信号に対する Intel® Agilex™ Fタイルデバイスのサポートを追加しました。
- 次の信号には適用されないとして、 Intel® Agilex™ Fタイルデバイスのコンフィグレーション・ステータスに関する注記を更新しました。
- rx_datain_b
- rx_datain_valid
- rx_datain_valid_b
- rx_trs_loose_lock_in
- rx_trs_loose_lock_in_b
- rx_trs_in
- rx_trs_loose_lock_out_b
- トランシーバー信号の表の以下を更新しました。
- 次の信号には適用されない、 Intel® Agilex™ Fタイルデバイスのサポートおよびコンフィグレーション・ステータスに関する注記を更新しました。
- xcvr_refclk_sel
- tx_pll_locked
- tx_pll_locked_alt
- reconfig_to_xcvr
- reconfig_to_xcvr_b
- reconfig_from_xcvr
- reconfig_from_xcvr_b
- rx_sdi_reconfig_done 信号に対するAgilex Fタイルデバイスのサポートを追加しました。
- 次の信号に該当する Intel® Agilex™ Fタイルデバイスのサポートとコンフィグレーション・ステータスに関する注記を更新しました。
- Intel® Agilex™ Fタイルデバイスでのトランシーバーの処理を追加しました。
- インテル® Arria® 10、インテル® Cyclone® 10 GX、およびインテル® Stratix® 10のデザイン例の項の名前を、 インテル® Arria® 10、インテル® Cyclone® 10 GX、インテル® Stratix® 10、および Intel® Agilex™ Fタイルデバイスのデザイン例に変更しました。
- インテル® Arria® 10、インテル® Cyclone® 10 GX、およびインテル® Stratix® 10デバイスのデザイン例の項のAgilexの詳細について、SDI II Intel Agilex FPGA IP Design Example User Guideの関連情報を追加しました。
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| 2021.10.08 |
21.3 |
19.1.1 |
- SDI II Intel® FPGA IPコアに関する概要の表を編集しました。
- ModelSim - Intel FPGA Editionから、Questa Intel FPGA Editionに変更しました。
- ModelSim - Intel FPGA Starter Editionから、 ModelSim SE* に変更しました。
- NCSimを削除しました。
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| 2021.08.27 |
20.2 |
19.1.1 |
- SDI II Intel FPGA IPコアに関する概要の表のデザインツールから、Ncsimを削除しました。
- EAVとSAVのシーケンスの表のビデオ規格を編集しました。データ・インターリーブの用語を、Streams InterleavedからMultiplex Typeに変更しました。
- rx_format が検出されたトランスポート・フォーマットの報告方法についての情報を含む、フォーマットの検出の項の説明を追加しました。
- tx_stdおよびrx_std信号用のトランスミッターのプロトコル信号 - tx_pclkに同期の表および、レシーバーのプロトコル信号 - rx_clkoutまたはxcvr_rxclkに同期の表の、説明を編集しました。
- データ・インターリーブの用語を、Streams InterleavedからMultiplex Typeに変更しました。
- シングルリンク6G-SDI 10-bit Multiplexおよび6G-SDI 6G-SDI 10-bit Multiplexの図を追加しました。
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| 2020.10.01 |
20.2 |
19.1.1 |
- 未使用のトランシーバー チャネルを保存するためのガイドラインを提供する、未使用のトランシーバー・チャネルの項を追加しました。
- SDI II IPコアのリセットとクロックの項の rx_coreclk クロックの説明を更新し、トランシーバー・バンクの特定のチャネルのコア・ロジックへのトランシーバー・リファレンス・クロック・ピンの接続に関する制限に関する情報を含む、 インテル® Stratix® 10デバイスのコアロジックへのトランシーバー・リファレンス・クロック・ピンの配線の項を追加しました。
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| 2019.08.08 |
19.1 |
19.1 |
同じチャネル内でのシンプレックス・モード・トランシーバーの結合の項で、不正な文字を編集しました。 |
| 2019.04.01 |
19.1 |
19.1 |
- インテル® Stratix® 10 Lタイルデバイスのサポートを追加しました。インテル® Stratix® 10 LタイルおよびHタイルデバイスの両方のサポートは最終です。
- トランスミッターのプロトコル信号の項の tx_trs 信号の説明を編集しました。「For use in LN, CRC, or payload ID insertion」という行を削除しました。この信号は、すべての6G-SDIおよび12G-SDIデザインで常に必要です。
- トランスミッターのプロトコル信号の項の tx_datain_valid 信号と tx_datain_valid_b 信号の説明を編集しました。この信号は、ユーザーロジックまたは tx_dataout_valid_b 信号によって駆動できます。
- コアのリセットとクロックの項の rx_coreclk 信号の説明を編集しました。このクロックソースは安定している必要があり、他のクロックとの関係は必要ないという情報を追加しました。クロックソースは、トランシーバーのクロックに対して非同期または同期にすることができます。
- Arria V、Cyclone V、Stratix VデバイスのダイナミックTXクロック切り替えの項に、TX PLLおよびリファレンス・クロック切り替えを実装する手順を追加しました。
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| 2018.09.24 |
18.1 |
18.1 |
- バージョン18.1のリソース使用率データ情報を改訂しました。
- インテル® Arria® 10、インテル® Cyclone® 10 GX、およびインテル® Stratix® 10デバイスでのトランシーバーの処理の項に、インテル® Arria® 10デバイスのマルチレートおよびトリプルレート・プリセットで二重モードを使用する方法に関するガイドラインを追加しました。
- SDI II IPコアのデザイン上の考慮事項の章に、 インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイスを使用したSDIマルチレートRXプリセットの制約のないクロックの項をを追加しました。
- Potential Routability Problem During Fitter Stage in Intel® Arria® 10 and Intel® Cyclone® 10 GX Devicesの名前を、 インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイスのフィッター・ステージ中の潜在的な配線問題に変更しました。
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| 2018.05.07 |
18.0 |
18.0 |
- 標準化とブランド変更の一環として、Intel FPGA SDI II IPコアの名前をSDI II IPコアに変更しました。
- ハード・トランシーバーの名前をNative PHY IPに変更して容易にしました。
- インテル® Cyclone® 10 GXデバイスのサポートを追加しました。
- Xcelium* Parallelシミュレーターのサポートを追加しました。
- バージョン18.0のリソース使用率データ情報を改訂しました。
- SDI II Ipコアのコンポーネント・ファイルの項の生成ファイルリストに、<variationの項の生成ファイルリストに、 <variation name>.qsys and <variation name>.ip を追加しました。
- 新しいパラメーター、Rx core clock (rx_coreclk) frequencyを追加しました。このパラメーターは、インテル Quartus Prime開発ソフトウェア・プロ・エディションでMulti rate (up to 12G) およびReceiverまたはBidirectional方向を選択した場合にのみ使用できます。
- rx_coreclk 信号の説明を更新しました。インテル® Arria® 10、インテル® Cyclone® 10 GX、およびインテル® Stratix® 10デバイスを使用するMulti rate (up to 12G) モードでは、148.5/148.35MHzまたは297.0/296.70MHzを選択できます。
- rx_coreclk_is_ntsc_paln 信号の説明を更新し、297.0MHzおよび296.70MHzのオプションを追加しました。
- tx_ln 信号と tx_ln_b 信号の説明を更新し、Payload ID挿入の場合、これらの信号は有効な値で駆動する必要があることを追加しました。
- tx_line_f0 信号と tx_line_f1 信号の説明を更新し、ライン番号は有効である必要があり、0に設定できないことを追加しました。
- クロック・イネーブル・ジェネレーターの項のトリプルレート送信クロッキング・スキームのタイミング図を編集しました。SD-SDI 規格の有効信号は、最初のクロックサイクルの立ち下がりエッジではなく、2番目のクロックサイクルの立ち上がりエッジでデアサートする必要があります。
- Potential Routability Issue During Fitter Stage in Intel® Arria® 10 Devicesのトピックの名前を、Potential Routability Problem During Fitter Stage in Intel® Arria® 10 and Intel® Cyclone® 10 GX Devicesに変更しました。潜在的な配線問題は、インテル® Cyclone® 10 GXデバイスにも影響します。
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