SDI II Intel® FPGA IPユーザーガイド

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ID 683133
日付 10/05/2023
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ドキュメント目次
ドキュメント目次 x
1. SDI II Intel® FPGA IPのクイック・リファレンス 2. SDI II IPコアの概要 3. SDI II IPコアのスタートガイド 4. SDI II IPコアのパラメーター 5. SDI II IPコアの機能の説明 6. SDI II IPコアの信号 7. SDI II IPコアのデザイン事項 8. SDI II IPコアのテストベンチとデザイン例 9. SDI II Intel® FPGA IPユーザーガイド・アーカイブ 10. SDI II Intel® FPGA IPユーザーガイドの改訂履歴
2. SDI II IPコアの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. 概要 2.4. パフォーマンスとリソース使用率
3. SDI II IPコアのスタートガイド x
3.1. Intel® FPGA IPコアのインストールとライセンス取得 3.2. デザインのウォークスルー 3.3. SDI II IPコアのコンポーネント・ファイル 3.4. SDI II IPコアデザインのコンパイル 3.5. FPGAのプログラミング
3.1. Intel® FPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.2. デザインのウォークスルー x
3.2.1. 新しい インテル® Quartus® Primeプロジェクトの作成 3.2.2. IP Catalogの起動 3.2.3. IPコアのパラメーター化 3.2.4. デザイン例とシミュレーション・テストベンチの生成
5. SDI II IPコアの機能の説明 x
5.1. プロトコル 5.2. トランシーバー 5.3. サブモジュール 5.4. オプション機能
5.1. プロトコル x
5.1.1. トランスミッター 5.1.2. レシーバー
5.3. サブモジュール x
5.3.1. ラインの挿入 5.3.2. CRCの挿入/チェック 5.3.3. ペイロードIDの挿入 5.3.4. TRSの一致 5.3.5. スクランブラー 5.3.6. TXサンプル 5.3.7. クロック・イネーブル・ジェネレーター 5.3.8. RXサンプル 5.3.9. ビデオ規格の検出 5.3.10. 検出1および1/1.001レート 5.3.11. トランシーバー・コントローラー 5.3.12. デスクランブラー 5.3.13. TRSアライナー 5.3.14. 3Gb Demux 5.3.15. ラインの抽出 5.3.16. ペイロードIDの抽出 5.3.17. フォーマットの検出 5.3.18. ストリームの同期 5.3.19. SDビットの変換 5.3.20. 同期ビットの挿入 5.3.21. 同期ビットの削除
5.4. オプション機能 x
5.4.1. HD-SDIデュアルリンクから3G-SDI (Level B) への変換 5.4.2. 3G-SDI (Level B) からHD-SDIデュアルリンクへの変換 5.4.3. SMPTE RP168切り替えのサポート 5.4.4. デュアル/トリプルレート用の20ビットSDインターフェイス 5.4.5. Arria V、Cyclone V、Stratix VデバイスのダイナミックTXクロック切り替え 5.4.6. インテルFPGAビデオ・ストリーミング・インターフェイス
5.4.6. インテルFPGAビデオ・ストリーミング・インターフェイス x
5.4.6.1. RGBピクセルのパッキング 5.4.6.2. YCbCr 444ピクセルのパッキング 5.4.6.3. YCbCr 422ピクセルのパッキング 5.4.6.4. サポートされているモード
6. SDI II IPコアの信号 x
6.1. SDI II IPコアのリセットとクロック 6.2. トランスミッターのプロトコル信号 6.3. レシーバーのプロトコル信号 6.4. トランシーバー信号 6.5. トランスミッターのストリーミング・ビデオおよびコントロール信号 6.6. レシーバーのストリーミング・ビデオおよびコントロール信号
6.2. トランスミッターのプロトコル信号 x
6.2.1. イメージマッピング
6.3. レシーバーのプロトコル信号 x
6.3.1. rx_format
7. SDI II IPコアのデザイン事項 x
7.1. トランシーバーの処理ガイドライン 7.2. タイミング違反 7.3. SDI II IPコアのレジスター
7.1. トランシーバーの処理ガイドライン x
7.1.1. Arria V、Cyclone V、およびStratix Vデバイスでのトランシーバーの処理 7.1.2. インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスでのトランシーバーの処理 7.1.3. Intel Agilex® 7 Fタイルデバイスでのトランシーバーの処理
7.1.1. Arria V、Cyclone V、およびStratix Vデバイスでのトランシーバーの処理 x
7.1.1.1. トランシーバー・リコンフィグレーション・コントローラーの変更 7.1.1.2. リコンフィグレーション管理の変更 7.1.1.3. リコンフィグレーション・ルーターの変更
7.1.2. インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスでのトランシーバーの処理 x
7.1.2.1. トランシーバーのNative PHY IPコアでのRX CDRリファレンス・クロックの変更 7.1.2.2. 同じチャネル内でのシンプレックス・モード・トランシーバーの結合 7.1.2.3. トリプルレートおよびマルチレートに対する生成されたリコンフィグレーション管理の使用 7.1.2.4. 同じチャネル内での独立したRXおよびTX動作の確保 7.1.2.5. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスのフィッター段階での潜在的な配線問題 7.1.2.6. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスを使用したSDIマルチレートRXの制約のないクロック 7.1.2.7. 未使用のトランシーバー・チャネル 7.1.2.8. インテル® Stratix® 10デバイスのコアロジックへのトランシーバー・リファレンス・クロック・ピンの配線
7.1.3. Intel Agilex® 7 Fタイルデバイスでのトランシーバーの処理 x
7.1.3.1. System PLL Clocking Mode 7.1.3.2. RXトランシーバーの設定 7.1.3.3. TXトランシーバーの設定 7.1.3.4. 未使用のトランシーバー・タイル 7.1.3.5. ダイナミック・リコンフィグレーション 7.1.3.6. FVH同期信号を受信する外部VCXOによるSD-SDIタイミングジッター
7.1.3.2. RXトランシーバーの設定 x
7.1.3.2.1. マルチレート・デザイン 7.1.3.2.2. トリプルレート・デザイン 7.1.3.2.3. シングルレート・デザイン
7.3. SDI II IPコアのレジスター x
7.3.1. SDI II Txの概要 7.3.2. SDI II Txレジスターの説明 7.3.3. SDI II Rxレジスターの概要 7.3.4. SDI II Rxレジスターの説明
8. SDI II IPコアのテストベンチとデザイン例 x
8.1. インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、および Intel Agilex® 7 Fタイルデバイスのデザイン例 8.2. Arria V、Cyclone V、Stratix Vデバイスのデザイン例
8.1. インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、および Intel Agilex® 7 Fタイルデバイスのデザイン例 x
8.1.1. デザイン例プリセット
8.2. Arria V、Cyclone V、Stratix Vデバイスのデザイン例 x
8.2.1. デザイン例コンポーネント 8.2.2. デザイン・リファレンス 8.2.3. SDI II IPコアデザインのシミュレーション
8.2.1. デザイン例コンポーネント x
8.2.1.1. ビデオ・パターン・ジェネレーター 8.2.1.2. トランシーバー・リコンフィグレーション・コントローラー 8.2.1.3. リコンフィグレーション管理 8.2.1.4. リコンフィグレーション・ルーター 8.2.1.5. Avalon® Memory-Mappedインターフェイス・トランスレーター
8.2.2. デザイン・リファレンス x
8.2.2.1. ビデオ・パターン・ジェネレーターの信号 8.2.2.2. トランシーバー・リコンフィグレーション・コントローラー信号 8.2.2.3. リコンフィグレーション管理パラメーター 8.2.2.4. リコンフィグレーション・ルーター信号
8.2.3. SDI II IPコアデザインのシミュレーション x
8.2.3.1. シミュレーションのランタイム
1. SDI II Intel® FPGA IPのクイック・リファレンス
2. SDI II IPコアの概要
3. SDI II IPコアのスタートガイド
4. SDI II IPコアのパラメーター
5. SDI II IPコアの機能の説明
6. SDI II IPコアの信号
7. SDI II IPコアのデザイン事項
8. SDI II IPコアのテストベンチとデザイン例
9. SDI II Intel® FPGA IPユーザーガイド・アーカイブ
10. SDI II Intel® FPGA IPユーザーガイドの改訂履歴

7.3.4. SDI II Rxレジスターの説明

表 55.  STATUS (0x50)
名前 ビット アクセス 説明 リセット
Reserved 31:12 - - -
Video locked 11 RO アサートされると、SDIフレームロック信号の現在の信号値を示します。 0x0
Resolution valid 10 RO アサートされると、サンプルおよびライン・カウント・レジスターの有効な解像度を示します。 0x0
Reserved 9 - - -
Stable 8 RO アサートされると、入力ビデオストリームの最後の3つのラインのうち2つは一貫したライン長を持ちます。 0x0
Interlaced 7 RO アサートされると、入力ビデオストリームはインターレースされます。それ以外の場合、入力ビデオストリームはプログレッシブです。 0x0
Reserved 6:1 - - -
Status 0 RO このビットは、コアがデータを生成しているときにアサートされます。 0x0
表 56.  ACTIVE_SAMPLE_COUNT (0x52)
名前 ビット アクセス 説明 リセット
Reserved 31:16 - - -
Active sample count 15:0 RO ブランキングを除いたビデオストリームの検出されたサンプル数 0x0
表 57.  F0_ACTIVE_LINE_COUNT (0x53)
名前 ビット アクセス 説明 リセット
Reserved 31:16 - - -
F0 active line count 15:0 RO ブランキングを除いたインターレース・ビデオ・フィールド0またはプログレッシブ・ビデオの検出されたライン数 0x0
表 58.  F1_ACTIVE_LINE_COUNT (0x54)
名前 ビット アクセス 説明 リセット
Reserved 31:16 - - -
F1 active line count 15:0 RO ブランキングを除いたインターレース・ビデオ・フィールド1の検出されたライン数 0x0
表 59.  VIDEO_MODE_STANDARD (0x58)
名前 ビット アクセス 説明 リセット
Reserved 31:4 - - -
SDI mode 3 RO

このビットは、受信したビデオ・ペイロード・バイト1のビット0、または6G-SDIおよび12G-SDIのSDIモードを示します。

0x1: 2081-10-2018 6G-SDIモード2およびモード3、

2082-10-2018 12G-SDIモード2

0x0: 2081-10-2018 6G-SDIモード1、

2082-10-2018 12G-SDIモード1 		0x0
SDI video standard 2:0 RO

検出されたSDIビデオ規格は、次のとおりです。

0x0: SD-SDI

0x1: HD-SDI

0x2: 3G-SDI Level B

0x3: 3G-SDI Level A

0x4: 6G-SDI Level B

0x5: 6G-SDI Level A

0x7: 12G-SDI Level A 		0x0
表 60.  COLOR_PATTERN (0x5C)
名前 ビット アクセス 説明 リセット
Reserved 31:13 - - -
Bit Depth 12:10 RO

各カラーサンプルの検出されたビット深度

3’d2: 10ビット

3’d4: 12ビット

  
Reserved 9 - - -
Chroma sub-sampling 8:7 RO

検出されたクロマ・サブサンプリング

2’d0: 420

2’d2: 422

2’d3: 444

 0x0
Reserved 6:1 - - -
Color space 0 RO

検出されたカラースペース

1’d0: RGB

1’d1: YCbCr

 0x0
表 61.  VPID_BYTE1 (0x5D)
名前 ビット アクセス 説明 リセット
Reserved 31:8 - - -
SDI video payload ID byte 1 7:0 RW 検出されたビデオ・ペイロード・バイト1 0x0
表 62.  VPID_BYTE2 (0x5E)
名前 ビット アクセス 説明 リセット
Reserved 31:8 - - -
SDI video payload ID byte 2 7:0 RW 検出されたビデオ・ペイロード・バイト2 0x0
表 63.  VPID_BYTE3 (0x5F)
名前 ビット アクセス 説明 リセット
Reserved 31:8 - - -
SDI video payload ID byte 3 7:0 RW 検出されたビデオ・ペイロード・バイト3 0x0
表 64.  VPID_BYTE4 (0x60)
名前 ビット アクセス 説明 リセット
Reserved 31:8 - - -
SDI video payload ID byte 4 7:0 RW 検出されたビデオ・ペイロード・バイト4 0x0
表 65.  CONTROL (0x64)
名前 ビット アクセス 説明 リセット
Reserved 31:1 - - -
Go 0 WO このビットを1に設定すると、SDI II Rxコアは次のビデオフレーム境界でデータ出力を開始します。 0x0
レベル 2 の表題