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5.3.1. ラインの挿入
5.3.2. CRCの挿入/チェック
5.3.3. ペイロードIDの挿入
5.3.4. TRSの一致
5.3.5. スクランブラー
5.3.6. TXサンプル
5.3.7. クロック・イネーブル・ジェネレーター
5.3.8. RXサンプル
5.3.9. ビデオ規格の検出
5.3.10. 検出1および1/1.001レート
5.3.11. トランシーバー・コントローラー
5.3.12. デスクランブラー
5.3.13. TRSアライナー
5.3.14. 3Gb Demux
5.3.15. ラインの抽出
5.3.16. ペイロードIDの抽出
5.3.17. フォーマットの検出
5.3.18. ストリームの同期
5.3.19. SDビットの変換
5.3.20. 同期ビットの挿入
5.3.21. 同期ビットの削除
7.1.2.1. トランシーバーのNative PHY IPコアでのRX CDRリファレンス・クロックの変更
7.1.2.2. 同じチャネル内でのシンプレックス・モード・トランシーバーの結合
7.1.2.3. トリプルレートおよびマルチレートに対する生成されたリコンフィグレーション管理の使用
7.1.2.4. 同じチャネル内での独立したRXおよびTX動作の確保
7.1.2.5. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスのフィッター段階での潜在的な配線問題
7.1.2.6. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスを使用したSDIマルチレートRXの制約のないクロック
7.1.2.7. 未使用のトランシーバー・チャネル
7.1.2.8. インテル® Stratix® 10デバイスのコアロジックへのトランシーバー・リファレンス・クロック・ピンの配線
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5. SDI II IPコアの機能の説明
SDI II IPコアは、トランスミッター、レシーバー、または全二重インターフェイスを実装します。
SDI II IPコアは、次のコンポーネントで構成されます。
- プロトコルブロック - トランスミッターまたはレシーバー
- トランシーバー・ブロック - PHY管理 & アダプターおよびNative PHY IP
パラメーター・エディターでは、デザインにプロトコル、トランシーバー、または組み合わせたブロックのいずれかを指定できます。例えば、デザイン内に複数のプロトコルブロックがある場合、それらを1つのトランシーバーに多重化できます。
図 3. Arria V、Cyclone V、Stratix VデバイスのSDI II IPコアのブロック図
インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、および Intel Agilex® 7 Fタイルデバイスの場合、SDI II IPコアはトランシーバーを提供しなくなり、TX PLLはトランシーバーPHYにラップされなくなりました。トランシーバーとTX PLLは、個別に生成する必要があります。
図 4. インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスのSDI II IPコアのブロック図