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5.3.1. ラインの挿入
5.3.2. CRCの挿入/チェック
5.3.3. ペイロードIDの挿入
5.3.4. TRSの一致
5.3.5. スクランブラー
5.3.6. TXサンプル
5.3.7. クロック・イネーブル・ジェネレーター
5.3.8. RXサンプル
5.3.9. ビデオ規格の検出
5.3.10. 検出1および1/1.001レート
5.3.11. トランシーバー・コントローラー
5.3.12. デスクランブラー
5.3.13. TRSアライナー
5.3.14. 3Gb Demux
5.3.15. ラインの抽出
5.3.16. ペイロードIDの抽出
5.3.17. フォーマットの検出
5.3.18. ストリームの同期
5.3.19. SDビットの変換
5.3.20. 同期ビットの挿入
5.3.21. 同期ビットの削除
7.1.2.1. トランシーバーのNative PHY IPコアでのRX CDRリファレンス・クロックの変更
7.1.2.2. 同じチャネル内でのシンプレックス・モード・トランシーバーの結合
7.1.2.3. トリプルレートおよびマルチレートに対する生成されたリコンフィグレーション管理の使用
7.1.2.4. 同じチャネル内での独立したRXおよびTX動作の確保
7.1.2.5. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスのフィッター段階での潜在的な配線問題
7.1.2.6. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスを使用したSDIマルチレートRXの制約のないクロック
7.1.2.7. 未使用のトランシーバー・チャネル
7.1.2.8. インテル® Stratix® 10デバイスのコアロジックへのトランシーバー・リファレンス・クロック・ピンの配線
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2.2. デバイスファミリーのサポート
デバイスファミリー | サポートレベル |
---|---|
Intel Agilex® 7 Fタイル ( インテル® Quartus® Primeプロ・エディションのバージョン21.4以降) | 暫定 |
インテル® Stratix® 10 Lタイル ( インテル® Quartus® Primeプロ・エディションのバージョン19.1以降) | 最終 |
インテル® Stratix® 10 H タイル ( インテル® Quartus® Primeプロ・エディションのバージョン17.1以降) | 最終 |
インテル® Cyclone® 10 GX ( インテル® Quartus® Primeプロ・エディションのバージョン17.1.1以降) | 最終 |
インテル® Arria® 10 ( インテル® Quartus® Primeのバージョン14.0A10以降) | 最終 |
Arria V GZおよびCyclone V ( インテル® Quartus® Prime スタンダード・エディションのバージョン13.0以降) | 最終 |
Arria V GX/GT/SX/STおよびStratix V ( インテル® Quartus® Prime スタンダード・エディションのバージョン12.1以降) | 最終 |
次の用語では、Intel FPGA IPコアのデバイスサポートのレベルを定義します。
- アドバンスサポート - IPコアは、このデバイスファミリーのシミュレーションとコンパイルに使用できます。タイミングモデルには、初期のレイアウト後の情報に基づいた遅延の初期エンジニアリング推定値が含まれています。シリコンのテストにより実際のシリコンとタイミングモデル間の相関関係が改善されるため、タイミングモデルは変更される可能性があります。このIPコアは、システム・アーキテクチャーとリソース使用率の調査、シミュレーション、ピン配置、システム・レイテンシー評価、基本的なタイミング評価 (パイプライン・バジェット)、およびI/O転送ストラテジー (データパス幅、バースト深度、I/O規格のトレードオフ) に使用できます。
- 暫定サポート - IPコアの検証には、このデバイスファミリーの暫定タイミングモデルを使用します。IPコアは、デバイスファミリーの機能要件をすべて満たしていますが、タイミング解析は実施中である場合があります。量産デザインで使用できますが、注意が必要です。
- 最終サポート - IPコアの検証は、最終タイミングモデルを使用してこのデバイスファミリーに対して行われます。IPコアは、デバイスファミリーの機能要件とタイミング要件をすべて満たしており、量産デザインに使用できます。