SDI II Intel® FPGA IPユーザーガイド

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ID 683133
日付 10/05/2023
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ドキュメント目次
ドキュメント目次 x
1. SDI II Intel® FPGA IPのクイック・リファレンス 2. SDI II IPコアの概要 3. SDI II IPコアのスタートガイド 4. SDI II IPコアのパラメーター 5. SDI II IPコアの機能の説明 6. SDI II IPコアの信号 7. SDI II IPコアのデザイン事項 8. SDI II IPコアのテストベンチとデザイン例 9. SDI II Intel® FPGA IPユーザーガイド・アーカイブ 10. SDI II Intel® FPGA IPユーザーガイドの改訂履歴
2. SDI II IPコアの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. 概要 2.4. パフォーマンスとリソース使用率
3. SDI II IPコアのスタートガイド x
3.1. Intel® FPGA IPコアのインストールとライセンス取得 3.2. デザインのウォークスルー 3.3. SDI II IPコアのコンポーネント・ファイル 3.4. SDI II IPコアデザインのコンパイル 3.5. FPGAのプログラミング
3.1. Intel® FPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.2. デザインのウォークスルー x
3.2.1. 新しい インテル® Quartus® Primeプロジェクトの作成 3.2.2. IP Catalogの起動 3.2.3. IPコアのパラメーター化 3.2.4. デザイン例とシミュレーション・テストベンチの生成
5. SDI II IPコアの機能の説明 x
5.1. プロトコル 5.2. トランシーバー 5.3. サブモジュール 5.4. オプション機能
5.1. プロトコル x
5.1.1. トランスミッター 5.1.2. レシーバー
5.3. サブモジュール x
5.3.1. ラインの挿入 5.3.2. CRCの挿入/チェック 5.3.3. ペイロードIDの挿入 5.3.4. TRSの一致 5.3.5. スクランブラー 5.3.6. TXサンプル 5.3.7. クロック・イネーブル・ジェネレーター 5.3.8. RXサンプル 5.3.9. ビデオ規格の検出 5.3.10. 検出1および1/1.001レート 5.3.11. トランシーバー・コントローラー 5.3.12. デスクランブラー 5.3.13. TRSアライナー 5.3.14. 3Gb Demux 5.3.15. ラインの抽出 5.3.16. ペイロードIDの抽出 5.3.17. フォーマットの検出 5.3.18. ストリームの同期 5.3.19. SDビットの変換 5.3.20. 同期ビットの挿入 5.3.21. 同期ビットの削除
5.4. オプション機能 x
5.4.1. HD-SDIデュアルリンクから3G-SDI (Level B) への変換 5.4.2. 3G-SDI (Level B) からHD-SDIデュアルリンクへの変換 5.4.3. SMPTE RP168切り替えのサポート 5.4.4. デュアル/トリプルレート用の20ビットSDインターフェイス 5.4.5. Arria V、Cyclone V、Stratix VデバイスのダイナミックTXクロック切り替え TX PLLとリファレンス・クロック切り替えの実装 5.4.6. インテルFPGAビデオ・ストリーミング・インターフェイス
5.4.6. インテルFPGAビデオ・ストリーミング・インターフェイス x
5.4.6.1. RGBピクセルのパッキング 5.4.6.2. YCbCr 444ピクセルのパッキング 5.4.6.3. YCbCr 422ピクセルのパッキング 5.4.6.4. サポートされているモード
6. SDI II IPコアの信号 x
6.1. SDI II IPコアのリセットとクロック 6.2. トランスミッターのプロトコル信号 6.3. レシーバーのプロトコル信号 6.4. トランシーバー信号 6.5. トランスミッターのストリーミング・ビデオおよびコントロール信号 6.6. レシーバーのストリーミング・ビデオおよびコントロール信号
6.2. トランスミッターのプロトコル信号 x
6.2.1. イメージマッピング
6.3. レシーバーのプロトコル信号 x
6.3.1. rx_format
7. SDI II IPコアのデザイン事項 x
7.1. トランシーバーの処理ガイドライン 7.2. タイミング違反 7.3. SDI II IPコアのレジスター
7.1. トランシーバーの処理ガイドライン x
7.1.1. Arria V、Cyclone V、およびStratix Vデバイスでのトランシーバーの処理 7.1.2. インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスでのトランシーバーの処理 7.1.3. Intel Agilex® 7 Fタイルデバイスでのトランシーバーの処理
7.1.1. Arria V、Cyclone V、およびStratix Vデバイスでのトランシーバーの処理 x
7.1.1.1. トランシーバー・リコンフィグレーション・コントローラーの変更 7.1.1.2. リコンフィグレーション管理の変更 7.1.1.3. リコンフィグレーション・ルーターの変更
7.1.2. インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスでのトランシーバーの処理 x
7.1.2.1. トランシーバーのNative PHY IPコアでのRX CDRリファレンス・クロックの変更 7.1.2.2. 同じチャネル内でのシンプレックス・モード・トランシーバーの結合 7.1.2.3. トリプルレートおよびマルチレートに対する生成されたリコンフィグレーション管理の使用 7.1.2.4. 同じチャネル内での独立したRXおよびTX動作の確保 7.1.2.5. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスのフィッター段階での潜在的な配線問題 7.1.2.6. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスを使用したSDIマルチレートRXの制約のないクロック 7.1.2.7. 未使用のトランシーバー・チャネル 7.1.2.8. インテル® Stratix® 10デバイスのコアロジックへのトランシーバー・リファレンス・クロック・ピンの配線
7.1.3. Intel Agilex® 7 Fタイルデバイスでのトランシーバーの処理 x
7.1.3.1. System PLL Clocking Mode 7.1.3.2. RXトランシーバーの設定 7.1.3.3. TXトランシーバーの設定 7.1.3.4. 未使用のトランシーバー・タイル 7.1.3.5. ダイナミック・リコンフィグレーション 7.1.3.6. FVH同期信号を受信する外部VCXOによるSD-SDIタイミングジッター
7.1.3.2. RXトランシーバーの設定 x
7.1.3.2.1. マルチレート・デザイン 7.1.3.2.2. トリプルレート・デザイン 7.1.3.2.3. シングルレート・デザイン
7.3. SDI II IPコアのレジスター x
7.3.1. SDI II Txの概要 7.3.2. SDI II Txレジスターの説明 7.3.3. SDI II Rxレジスターの概要 7.3.4. SDI II Rxレジスターの説明
8. SDI II IPコアのテストベンチとデザイン例 x
8.1. インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、および Intel Agilex® 7 Fタイルデバイスのデザイン例 8.2. Arria V、Cyclone V、Stratix Vデバイスのデザイン例
8.1. インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、および Intel Agilex® 7 Fタイルデバイスのデザイン例 x
8.1.1. デザイン例プリセット
8.2. Arria V、Cyclone V、Stratix Vデバイスのデザイン例 x
8.2.1. デザイン例コンポーネント 8.2.2. デザイン・リファレンス 8.2.3. SDI II IPコアデザインのシミュレーション
8.2.1. デザイン例コンポーネント x
8.2.1.1. ビデオ・パターン・ジェネレーター 8.2.1.2. トランシーバー・リコンフィグレーション・コントローラー 8.2.1.3. リコンフィグレーション管理 8.2.1.4. リコンフィグレーション・ルーター 8.2.1.5. Avalon® Memory-Mappedインターフェイス・トランスレーター
8.2.2. デザイン・リファレンス x
8.2.2.1. ビデオ・パターン・ジェネレーターの信号 8.2.2.2. トランシーバー・リコンフィグレーション・コントローラー信号 8.2.2.3. リコンフィグレーション管理パラメーター 8.2.2.4. リコンフィグレーション・ルーター信号
8.2.3. SDI II IPコアデザインのシミュレーション x
8.2.3.1. シミュレーションのランタイム
1. SDI II Intel® FPGA IPのクイック・リファレンス
2. SDI II IPコアの概要
3. SDI II IPコアのスタートガイド
4. SDI II IPコアのパラメーター
5. SDI II IPコアの機能の説明
6. SDI II IPコアの信号
7. SDI II IPコアのデザイン事項
8. SDI II IPコアのテストベンチとデザイン例
9. SDI II Intel® FPGA IPユーザーガイド・アーカイブ
10. SDI II Intel® FPGA IPユーザーガイドの改訂履歴

5.4.5. Arria V、Cyclone V、Stratix VデバイスのダイナミックTXクロック切り替え

ダイナミックTXクロック切り替え機能を使用すると、SD-SDIを除くすべてのビデオ規格のNTSCとPALトランシーバーのデータレートをダイナミックに切り替えることができます。

注: インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスのダイナミックTXクロック切り替えの詳細については、それぞれのデザイン例のユーザーガイドを参照してください。
ダイナミックTXクロック切り替えにより、SDIビデオ機器をNTSCまたはPALで動作させることができます。次の2つの方法のいずれかを使用して、TXクロックを切り替えることができます。
  • 代替TX PLLをインスタンス化し、2つの異なるクロックを2つのPLLに供給します。送信用にプライマリーPLLと代替PLLを切り替えます。
  • 2つのリファレンス入力クロックを持つプライマリーPLLを使用します。PLLは、これら2つのクロックを切り替えて送信します。

この機能を実装するには、SDI II IPコアに2つのリファレンス・クロック (xcvr_refclk および xcvr_refclk_alt) を提供する必要があります。リファレンス・クロックの周波数は、任意の割り当て順序で148.5MHzおよび148.35MHzに割り当てる必要があります。

TX PLL選択信号 (ch1_{tx/du}_tx_pll_sel) は、Native PHY IPコアに必要なクロック入力を選択するためにコアおよびトランシーバー・リコンフィグレーション・コントローラーに提供する入力制御信号です。
  • xcvr_refclk を選択するには、ch1_{tx/du}_tx_pll_sel を0に設定します。
  • xcvr_refclk_alt を選択するには、ch1_{tx/du}_tx_pll_sel を1に設定します。
2つのリファレンス・クロックをダイナミックに切り替えるには、単純なハンドシェイク・メカニズムを実装する必要があります。ハンドシェイクは、リコンフィグレーション要求信号 (ch1_{tx/du}_tx_start_reconfig) がHighにアサートされると開始されます。この信号は、リコンフィグレーション・プロセスが完了するまでアサートされたままにする必要があります。リコンフィグレーション・プロセスは、リコンフィグレーション完了信号 (ch1_{tx/du}_tx_reconfig_done) がHighにアサートされると完了します。TX PLL選択信号 (ch1_{tx/du}_tx_pll_sel) は、リコンフィグレーション・プロセス全体を通じて安定している必要があります。

ハンドシェイク・プロセスを完了させるには、リコンフィグレーション完了信号 (ch1_{tx/du}_tx_reconfig_done) がアサートされたときに、リコンフィグレーション要求信号 (ch1_{tx/du}_tx_start_reconfig) をデアサートする必要があります。ダイナミックTXクロック切り替えは、tx_rst がHighにアサートされ、それに応じてLowにデアサートされた後にのみ有効になります。

図 31. ダイナミックTXクロック切り替え機能のハードウェア実装この図は、2つのTX PLLを使用したTXクロック切り替え機能を示しています。


図 32. ダイナミックTXクロック切り替えのタイミング図


次の表は、ハンドシェイク・プロセスを開始するときのダイナミック切り替え機能の動作を説明しています (タイミング図を参照)。

表 16.  ハンドシェイク・プロセス中のダイナミック切り替え動作
ケース 説明
1 ハンドシェイク・プロセスでは、切り替えを行って xcvr_refclk_alt を選択しようとします。tx_clkout は、xcvr_refclk_alt (148.35 MHz) に正常にロックします。
2 ハンドシェイク・プロセスでは、切り替えを行って xcvr_refclk を選択しようとします。tx_clkout は、xcvr_refclk (148.5 MHz) に正常にロックします。
3 ハンドシェイク・プロセスでは、切り替えを行って xcvr_refclk_alt を選択しようとします。切り替えが失敗するのは、ch1_{tx/du}_tx_start_reconfig がアサートされる前に ch1_{tx/du}_tx_pll_sel が1から0に変化するためです。したがって、tx_clkout は xcvr_refclk (148.5MHz) にロックされたままになります。

TX PLLとリファレンス・クロック切り替えの実装

TX PLLとリファレンス・クロックの切り替えを実装するには、次の手順に従います。
  1. tx_pll_sel 信号を目的のリファレンス・クロックにトリガーします。148.5MHzの場合は0、148.35MHzの場合は1にします。
  2. 同じクロックサイクルで tx_start_reconfig 信号をアサートします。tx_pll_sel 信号を切り替えない限り、次のクロックサイクルで信号をアサートできます。
  3. tx_reconfig_done 信号がアサートされるまで、tx_start_reconfig 信号をアサートし続けます。
  4. tx_start_reconfig 信号をデアサートし、次のサイクルで tx_rst 信号をアサートします。
  5. TXクロック (tx_clk) は新しい周波数で動作するようになります。
レベル 2 の表題