SDI II Intel® FPGA IPユーザーガイド

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ID 683133
日付 10/05/2023
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ドキュメント目次
ドキュメント目次 x
1. SDI II Intel® FPGA IPのクイック・リファレンス 2. SDI II IPコアの概要 3. SDI II IPコアのスタートガイド 4. SDI II IPコアのパラメーター 5. SDI II IPコアの機能の説明 6. SDI II IPコアの信号 7. SDI II IPコアのデザイン事項 8. SDI II IPコアのテストベンチとデザイン例 9. SDI II Intel® FPGA IPユーザーガイド・アーカイブ 10. SDI II Intel® FPGA IPユーザーガイドの改訂履歴
2. SDI II IPコアの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. 概要 2.4. パフォーマンスとリソース使用率
3. SDI II IPコアのスタートガイド x
3.1. Intel® FPGA IPコアのインストールとライセンス取得 3.2. デザインのウォークスルー 3.3. SDI II IPコアのコンポーネント・ファイル 3.4. SDI II IPコアデザインのコンパイル 3.5. FPGAのプログラミング
3.1. Intel® FPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.2. デザインのウォークスルー x
3.2.1. 新しい インテル® Quartus® Primeプロジェクトの作成 3.2.2. IP Catalogの起動 3.2.3. IPコアのパラメーター化 3.2.4. デザイン例とシミュレーション・テストベンチの生成
5. SDI II IPコアの機能の説明 x
5.1. プロトコル 5.2. トランシーバー 5.3. サブモジュール 5.4. オプション機能
5.1. プロトコル x
5.1.1. トランスミッター 5.1.2. レシーバー
5.3. サブモジュール x
5.3.1. ラインの挿入 5.3.2. CRCの挿入/チェック 5.3.3. ペイロードIDの挿入 5.3.4. TRSの一致 5.3.5. スクランブラー 5.3.6. TXサンプル 5.3.7. クロック・イネーブル・ジェネレーター 5.3.8. RXサンプル 5.3.9. ビデオ規格の検出 5.3.10. 検出1および1/1.001レート 5.3.11. トランシーバー・コントローラー 5.3.12. デスクランブラー 5.3.13. TRSアライナー 5.3.14. 3Gb Demux 5.3.15. ラインの抽出 5.3.16. ペイロードIDの抽出 5.3.17. フォーマットの検出 5.3.18. ストリームの同期 5.3.19. SDビットの変換 5.3.20. 同期ビットの挿入 5.3.21. 同期ビットの削除
5.4. オプション機能 x
5.4.1. HD-SDIデュアルリンクから3G-SDI (Level B) への変換 5.4.2. 3G-SDI (Level B) からHD-SDIデュアルリンクへの変換 5.4.3. SMPTE RP168切り替えのサポート 5.4.4. デュアル/トリプルレート用の20ビットSDインターフェイス 5.4.5. Arria V、Cyclone V、Stratix VデバイスのダイナミックTXクロック切り替え 5.4.6. インテルFPGAビデオ・ストリーミング・インターフェイス
5.4.6. インテルFPGAビデオ・ストリーミング・インターフェイス x
5.4.6.1. RGBピクセルのパッキング 5.4.6.2. YCbCr 444ピクセルのパッキング 5.4.6.3. YCbCr 422ピクセルのパッキング 5.4.6.4. サポートされているモード
6. SDI II IPコアの信号 x
6.1. SDI II IPコアのリセットとクロック 6.2. トランスミッターのプロトコル信号 6.3. レシーバーのプロトコル信号 6.4. トランシーバー信号 6.5. トランスミッターのストリーミング・ビデオおよびコントロール信号 6.6. レシーバーのストリーミング・ビデオおよびコントロール信号
6.2. トランスミッターのプロトコル信号 x
6.2.1. イメージマッピング
6.3. レシーバーのプロトコル信号 x
6.3.1. rx_format
7. SDI II IPコアのデザイン事項 x
7.1. トランシーバーの処理ガイドライン 7.2. タイミング違反 7.3. SDI II IPコアのレジスター
7.1. トランシーバーの処理ガイドライン x
7.1.1. Arria V、Cyclone V、およびStratix Vデバイスでのトランシーバーの処理 7.1.2. インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスでのトランシーバーの処理 7.1.3. Intel Agilex® 7 Fタイルデバイスでのトランシーバーの処理
7.1.1. Arria V、Cyclone V、およびStratix Vデバイスでのトランシーバーの処理 x
7.1.1.1. トランシーバー・リコンフィグレーション・コントローラーの変更 7.1.1.2. リコンフィグレーション管理の変更 7.1.1.3. リコンフィグレーション・ルーターの変更
7.1.2. インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスでのトランシーバーの処理 x
7.1.2.1. トランシーバーのNative PHY IPコアでのRX CDRリファレンス・クロックの変更 7.1.2.2. 同じチャネル内でのシンプレックス・モード・トランシーバーの結合 7.1.2.3. トリプルレートおよびマルチレートに対する生成されたリコンフィグレーション管理の使用 7.1.2.4. 同じチャネル内での独立したRXおよびTX動作の確保 7.1.2.5. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスのフィッター段階での潜在的な配線問題 7.1.2.6. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスを使用したSDIマルチレートRXの制約のないクロック 7.1.2.7. 未使用のトランシーバー・チャネル 7.1.2.8. インテル® Stratix® 10デバイスのコアロジックへのトランシーバー・リファレンス・クロック・ピンの配線
7.1.3. Intel Agilex® 7 Fタイルデバイスでのトランシーバーの処理 x
7.1.3.1. System PLL Clocking Mode 7.1.3.2. RXトランシーバーの設定 7.1.3.3. TXトランシーバーの設定 7.1.3.4. 未使用のトランシーバー・タイル 7.1.3.5. ダイナミック・リコンフィグレーション 7.1.3.6. FVH同期信号を受信する外部VCXOによるSD-SDIタイミングジッター
7.1.3.2. RXトランシーバーの設定 x
7.1.3.2.1. マルチレート・デザイン 7.1.3.2.2. トリプルレート・デザイン 7.1.3.2.3. シングルレート・デザイン
7.3. SDI II IPコアのレジスター x
7.3.1. SDI II Txの概要 7.3.2. SDI II Txレジスターの説明 7.3.3. SDI II Rxレジスターの概要 7.3.4. SDI II Rxレジスターの説明
8. SDI II IPコアのテストベンチとデザイン例 x
8.1. インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、および Intel Agilex® 7 Fタイルデバイスのデザイン例 8.2. Arria V、Cyclone V、Stratix Vデバイスのデザイン例
8.1. インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、および Intel Agilex® 7 Fタイルデバイスのデザイン例 x
8.1.1. デザイン例プリセット
8.2. Arria V、Cyclone V、Stratix Vデバイスのデザイン例 x
8.2.1. デザイン例コンポーネント 8.2.2. デザイン・リファレンス 8.2.3. SDI II IPコアデザインのシミュレーション
8.2.1. デザイン例コンポーネント x
8.2.1.1. ビデオ・パターン・ジェネレーター 8.2.1.2. トランシーバー・リコンフィグレーション・コントローラー 8.2.1.3. リコンフィグレーション管理 8.2.1.4. リコンフィグレーション・ルーター 8.2.1.5. Avalon® Memory-Mappedインターフェイス・トランスレーター
8.2.2. デザイン・リファレンス x
8.2.2.1. ビデオ・パターン・ジェネレーターの信号 8.2.2.2. トランシーバー・リコンフィグレーション・コントローラー信号 8.2.2.3. リコンフィグレーション管理パラメーター 8.2.2.4. リコンフィグレーション・ルーター信号
8.2.3. SDI II IPコアデザインのシミュレーション x
8.2.3.1. シミュレーションのランタイム
1. SDI II Intel® FPGA IPのクイック・リファレンス
2. SDI II IPコアの概要
3. SDI II IPコアのスタートガイド
4. SDI II IPコアのパラメーター
5. SDI II IPコアの機能の説明
6. SDI II IPコアの信号
7. SDI II IPコアのデザイン事項
8. SDI II IPコアのテストベンチとデザイン例
9. SDI II Intel® FPGA IPユーザーガイド・アーカイブ
10. SDI II Intel® FPGA IPユーザーガイドの改訂履歴

7.1.2. インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスでのトランシーバーの処理

インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10のデザイン例の場合、追加チャネルのデザインから生成された別のトランシーバー・リコンフィグレーション管理を複製します。

それぞれのTransceiver Native PHY IPコアは、デザインに適用できる次のSDIプリセットを提供します。プリセットを使用しない場合、 インテル® Quartus® Prime開発ソフトウェアはデザイン例とともにトランシーバー・コンフィグレーションを生成します。

表 31.  Transceiver Native PHY Intel Arria 10/Cyclone 10 FPGA IPコアおよびL-Tile/H-Tile Transceiver Native PHY Intel Stratix 10 IPコアのSDIプリセット
プリセット 説明
SDI 3G NTSC
  • 3G-SDIシングルレート (TXおよびRX) およびトリプルレートTXのプリセット。
  • SDIデータレート係数1/1.001に設定します。
  • Duplexモードでコンフィグレーションされています。

デザインのニーズに基づいて方向を変更できます。
SDI 3G PAL
  • 3G-SDIシングルレート (TXおよびRX) およびトリプルレートTXのプリセット
  • SDIデータレート係数1/1に設定します。
  • Duplexモードでコンフィグレーションされています。

デザインのニーズに基づいて方向を変更できます。
SDI HD NTSC
  • HD-SDIシングルレートおよびHD-SDIデュアルリンク (TXおよびRX) のプリセット
  • SDIデータレート係数1/1.001に設定します。
  • Duplexモードでコンフィグレーションされています。

デザインのニーズに基づいて方向を変更できます。
SDI HD PAL
  • HD-SDIシングルレートおよびHD-SDIデュアルリンク (TXおよびRX) のプリセット
  • SDIデータレート係数1/1に設定します。
  • Duplexモードでコンフィグレーションされています。

デザインのニーズに基づいて方向を変更できます。
SDI Multiレート (最大12G) Rx
  • 最大12G-SDI (RX) のマルチレートのプリセット
  • ダイナミック・リコンフィグレーション用のHD-SDI、3G-SDI、6G-SDI、および12G-SDIの複数のプロファイルが含まれています。

二重モードを使用する場合は、SDI MultiレートTxプリセットのTx設定とRxプリセットのプロファイル0のみを組み合わせます。複数のプロファイル・オプションをディスエーブルします。ただし、デザイン例のリコンフィグレーション・ファイルをリコンフィグレーション管理ブロックとして使用している場合は、このプリセットを使用してPHY IPコアをインスタンス化し、4つの reconfig_paramemter_CFG ファイルをすべて生成してデザインに追加する必要がある場合があります。

SDI Multiレート (最大12G) Tx
  • 最大12G-SDI (TX) のマルチレートのプリセット
  • データレートは11,880Mbpsにコンフィグレーションされています。
  • データレートを11,868Mbpsに変更して、データレート係数1/1.001で送信します。

二重モードを使用する場合は、このプリセットのTx設定とSDI MultiレートRxプリセットのプロファイル0のみを組み合わせます。複数のプロファイル・オプションをディスエーブルします。ただし、デザイン例のリコンフィグレーション・ファイルをリコンフィグレーション管理ブロックとして使用している場合は、SDI MultiレートRxプリセットを使用してPHY IPコアをインスタンス化し、4つの reconfig_paramemter_CFG ファイルをすべて生成してデザインに追加する必要がある場合があります。

SDI TripleレートRx
  • 最大3G-SDI (RX) のトリプルレートのプリセット
  • ダイナミック・リコンフィグレーション用のHD-SDIおよび3G-SDIの複数のプロファイルが含まれています。

二重モードを使用する場合は、SDI 3G NTSCまたはSDI 3G PALプリセットのTx設定と、このプリセットのプロファイル0のみを組み合わせます。複数のプロファイル・オプションをディスエーブルします。ただし、デザイン例のリコンフィグレーション・ファイルをリコンフィグレーション管理ブロックとして使用している場合は、このプリセットを使用してPHY IPコアをインスタンス化し、2つの reconfig_paramemter_CFG ファイルをすべて生成してデザインに追加する必要がある場合があります。


セクションの内容
トランシーバーのNative PHY IPコアでのRX CDRリファレンス・クロックの変更
同じチャネル内でのシンプレックス・モード・トランシーバーの結合
トリプルレートおよびマルチレートに対する生成されたリコンフィグレーション管理の使用
同じチャネル内での独立したRXおよびTX動作の確保
インテル Arria 10および インテル Cyclone 10 GXデバイスのフィッター段階での潜在的な配線問題
インテル Arria 10および インテル Cyclone 10 GXデバイスを使用したSDIマルチレートRXの制約のないクロック
未使用のトランシーバー・チャネル
インテル Stratix 10デバイスのコアロジックへのトランシーバー・リファレンス・クロック・ピンの配線

レベル 2 の表題