SDI II Intel® FPGA IPユーザーガイド

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ID 683133
日付 10/05/2023
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ドキュメント目次
ドキュメント目次 x
1. SDI II Intel® FPGA IPのクイック・リファレンス 2. SDI II IPコアの概要 3. SDI II IPコアのスタートガイド 4. SDI II IPコアのパラメーター 5. SDI II IPコアの機能の説明 6. SDI II IPコアの信号 7. SDI II IPコアのデザイン事項 8. SDI II IPコアのテストベンチとデザイン例 9. SDI II Intel® FPGA IPユーザーガイド・アーカイブ 10. SDI II Intel® FPGA IPユーザーガイドの改訂履歴
2. SDI II IPコアの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. 概要 2.4. パフォーマンスとリソース使用率
3. SDI II IPコアのスタートガイド x
3.1. Intel® FPGA IPコアのインストールとライセンス取得 3.2. デザインのウォークスルー 3.3. SDI II IPコアのコンポーネント・ファイル 3.4. SDI II IPコアデザインのコンパイル 3.5. FPGAのプログラミング
3.1. Intel® FPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.2. デザインのウォークスルー x
3.2.1. 新しい インテル® Quartus® Primeプロジェクトの作成 3.2.2. IP Catalogの起動 3.2.3. IPコアのパラメーター化 3.2.4. デザイン例とシミュレーション・テストベンチの生成
5. SDI II IPコアの機能の説明 x
5.1. プロトコル 5.2. トランシーバー 5.3. サブモジュール 5.4. オプション機能
5.1. プロトコル x
5.1.1. トランスミッター 5.1.2. レシーバー
5.3. サブモジュール x
5.3.1. ラインの挿入 5.3.2. CRCの挿入/チェック 5.3.3. ペイロードIDの挿入 5.3.4. TRSの一致 5.3.5. スクランブラー 5.3.6. TXサンプル 5.3.7. クロック・イネーブル・ジェネレーター 5.3.8. RXサンプル 5.3.9. ビデオ規格の検出 5.3.10. 検出1および1/1.001レート 5.3.11. トランシーバー・コントローラー 5.3.12. デスクランブラー 5.3.13. TRSアライナー 5.3.14. 3Gb Demux 5.3.15. ラインの抽出 5.3.16. ペイロードIDの抽出 5.3.17. フォーマットの検出 5.3.18. ストリームの同期 5.3.19. SDビットの変換 5.3.20. 同期ビットの挿入 5.3.21. 同期ビットの削除
5.4. オプション機能 x
5.4.1. HD-SDIデュアルリンクから3G-SDI (Level B) への変換 5.4.2. 3G-SDI (Level B) からHD-SDIデュアルリンクへの変換 5.4.3. SMPTE RP168切り替えのサポート 5.4.4. デュアル/トリプルレート用の20ビットSDインターフェイス 5.4.5. Arria V、Cyclone V、Stratix VデバイスのダイナミックTXクロック切り替え 5.4.6. インテルFPGAビデオ・ストリーミング・インターフェイス
5.4.6. インテルFPGAビデオ・ストリーミング・インターフェイス x
5.4.6.1. RGBピクセルのパッキング 5.4.6.2. YCbCr 444ピクセルのパッキング 5.4.6.3. YCbCr 422ピクセルのパッキング 5.4.6.4. サポートされているモード
6. SDI II IPコアの信号 x
6.1. SDI II IPコアのリセットとクロック 6.2. トランスミッターのプロトコル信号 6.3. レシーバーのプロトコル信号 6.4. トランシーバー信号 6.5. トランスミッターのストリーミング・ビデオおよびコントロール信号 6.6. レシーバーのストリーミング・ビデオおよびコントロール信号
6.2. トランスミッターのプロトコル信号 x
6.2.1. イメージマッピング
6.3. レシーバーのプロトコル信号 x
6.3.1. rx_format
7. SDI II IPコアのデザイン事項 x
7.1. トランシーバーの処理ガイドライン 7.2. タイミング違反 7.3. SDI II IPコアのレジスター
7.1. トランシーバーの処理ガイドライン x
7.1.1. Arria V、Cyclone V、およびStratix Vデバイスでのトランシーバーの処理 7.1.2. インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスでのトランシーバーの処理 7.1.3. Intel Agilex® 7 Fタイルデバイスでのトランシーバーの処理
7.1.1. Arria V、Cyclone V、およびStratix Vデバイスでのトランシーバーの処理 x
7.1.1.1. トランシーバー・リコンフィグレーション・コントローラーの変更 7.1.1.2. リコンフィグレーション管理の変更 7.1.1.3. リコンフィグレーション・ルーターの変更
7.1.2. インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスでのトランシーバーの処理 x
7.1.2.1. トランシーバーのNative PHY IPコアでのRX CDRリファレンス・クロックの変更 7.1.2.2. 同じチャネル内でのシンプレックス・モード・トランシーバーの結合 7.1.2.3. トリプルレートおよびマルチレートに対する生成されたリコンフィグレーション管理の使用 7.1.2.4. 同じチャネル内での独立したRXおよびTX動作の確保 7.1.2.5. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスのフィッター段階での潜在的な配線問題 7.1.2.6. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスを使用したSDIマルチレートRXの制約のないクロック 7.1.2.7. 未使用のトランシーバー・チャネル 7.1.2.8. インテル® Stratix® 10デバイスのコアロジックへのトランシーバー・リファレンス・クロック・ピンの配線
7.1.3. Intel Agilex® 7 Fタイルデバイスでのトランシーバーの処理 x
7.1.3.1. System PLL Clocking Mode 7.1.3.2. RXトランシーバーの設定 7.1.3.3. TXトランシーバーの設定 7.1.3.4. 未使用のトランシーバー・タイル 7.1.3.5. ダイナミック・リコンフィグレーション 7.1.3.6. FVH同期信号を受信する外部VCXOによるSD-SDIタイミングジッター
7.1.3.2. RXトランシーバーの設定 x
7.1.3.2.1. マルチレート・デザイン 7.1.3.2.2. トリプルレート・デザイン 7.1.3.2.3. シングルレート・デザイン
7.3. SDI II IPコアのレジスター x
7.3.1. SDI II Txの概要 7.3.2. SDI II Txレジスターの説明 7.3.3. SDI II Rxレジスターの概要 7.3.4. SDI II Rxレジスターの説明
8. SDI II IPコアのテストベンチとデザイン例 x
8.1. インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、および Intel Agilex® 7 Fタイルデバイスのデザイン例 8.2. Arria V、Cyclone V、Stratix Vデバイスのデザイン例
8.1. インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、および Intel Agilex® 7 Fタイルデバイスのデザイン例 x
8.1.1. デザイン例プリセット
8.2. Arria V、Cyclone V、Stratix Vデバイスのデザイン例 x
8.2.1. デザイン例コンポーネント 8.2.2. デザイン・リファレンス 8.2.3. SDI II IPコアデザインのシミュレーション
8.2.1. デザイン例コンポーネント x
8.2.1.1. ビデオ・パターン・ジェネレーター 8.2.1.2. トランシーバー・リコンフィグレーション・コントローラー 8.2.1.3. リコンフィグレーション管理 8.2.1.4. リコンフィグレーション・ルーター 8.2.1.5. Avalon® Memory-Mappedインターフェイス・トランスレーター
8.2.2. デザイン・リファレンス x
8.2.2.1. ビデオ・パターン・ジェネレーターの信号 8.2.2.2. トランシーバー・リコンフィグレーション・コントローラー信号 8.2.2.3. リコンフィグレーション管理パラメーター 8.2.2.4. リコンフィグレーション・ルーター信号
8.2.3. SDI II IPコアデザインのシミュレーション x
8.2.3.1. シミュレーションのランタイム
1. SDI II Intel® FPGA IPのクイック・リファレンス
2. SDI II IPコアの概要
3. SDI II IPコアのスタートガイド
4. SDI II IPコアのパラメーター
5. SDI II IPコアの機能の説明
6. SDI II IPコアの信号
7. SDI II IPコアのデザイン事項
8. SDI II IPコアのテストベンチとデザイン例
9. SDI II Intel® FPGA IPユーザーガイド・アーカイブ
10. SDI II Intel® FPGA IPユーザーガイドの改訂履歴

4. SDI II IPコアのパラメーター

注: SDI IIデザイン例のパラメーターについては、それぞれのSDI IIデザイン例のユーザーガイドを参照してください。
表 12.   SDI II IPコアのパラメーター
注: Transceiver Optionsは、 Arria V、Cyclone V、およびStratix Vデバイスでのみ使用できます。
パラメーター 値 説明
Configuration Options
Video standard SD-SDI、HD-SDI、3G-SDI、HD-SDI dual link、Dual rate (up to HD-SDI)、Triple rate (up to 3G-SDI)、Multi rate (up to 12G-SDI) ビデオ規格を設定します。
  • SD-SDI - 行の挿入と抽出、およびCRCの生成と抽出のオプションをディスエーブルします。
  • HD-SDI - インライン挿入と抽出、およびCRC生成と抽出のオプションをイネーブルします。
  • Dual-rate、triple-rate、またはmulti-rate SDI - サポートされているそれぞれのレートの処理ブロックが含まれます。パスをバイパスし、入力規格を自動的に切り替えるロジックが含まれています。
注: SD-SDI、HD-SDI dual link、およびdual-rate (up to HD-SDI) オプションは、 Intel Agilex® 7 Fタイル、 インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスでは使用できません。Multi-rate (up to 12G-SDI) オプションは、Arria V、Cyclone V、およびStratix Vデバイスでは使用できません。
注: Quartus 21.4の Intel Agilex® 7デバイスファミリーで使用可能だった12G-SDIシングルレートは、multi-rate (up to 12G) モードに置き換えられました。マルチレート・モードのIPは、再生成する必要があります。
SD interface bit width 10、20 SDインターフェイスのビット幅を選択します。デュアルレートおよびトリプルレートにのみ適用されます。
Direction Birectional、Receiver、Transmitter ポートの方向を設定します。選択により、レシーバーとトランスミッターのサポートロジックが適切にイネーブルまたはディスエーブルなります。
  • Bidirectional - SDIトランスミッターとレシーバーの両方をインスタンス化します。
  • Receiver - SDIレシーバーをインスタンス化します。
  • Transmitter - SDIトランスミッターをインスタンス化します。
Transceiver and/or Protocol Combined、Transceiver、Protocol トランシーバーまたはプロトコル・コンポーネント、あるいはその両方を選択します。
  • Transceiver - tx/rx_phy_mgmt/phy_adapterおよびNative PHY IPが含まれます。このオプションは、同じトランシーバー・コンポーネントを使用してSDI IPコアとASI IPコアの両方をサポートする場合に便利です。
  • Protocol - 各サブモジュールを削除したり、さまざまなビデオ規格間で再使用したりできます。トランスミッターとレシーバーのデータパスは互いに独立しています。
注: このオプションは、Arria V、Cyclone V、およびStratix Vデバイスでのみ使用できます。
Transceiver Options
Transceiver reference clock frequency

148.5/148.35 MHz、

74.25/74.175 MHz

トランシーバーのリファレンス・クロック周波数を指定します。

74.25/74.175 MHzオプションは、HD-SDIおよびHD-SDIデュアルリンクのビデオ規格で、TX PLLとしてCMUを選択した場合にのみ使用できます。

注: ATX PLLを選択した場合、このオプションは使用できません。
TX PLL type

CMU、ATX

TXまたは双方向ポートのトランスミッターPLLを選択します。

ATX PLLは双方向チャネルに便利です。別のチャネルのCMU PLLの代わりに、ATX PLLをトランスミッターPLLとして使用できます。

注: ATX PLLを選択した場合、このオプションは使用できません。
Dynamic TX clock switching

Off、TX PLL switching、TX PLL reference clock switching
  • Off: ダイナミックな切り替えをディスエーブルします。
  • TX PLL switching: それぞれリファレンス入力クロックを持つ2つのPLLをインスタンス化します。
  • TX PLL reference clock switching: 2つのリファレンス入力クロックを使用して、PLLをインスタンス化します。
このオプションをオンにすると、1 データレートと 1/1.001 データレートの間でダイナミックに切り替えることができます。
注: このオプションは、TXまたは双方向ポートを使用するArria V、Cyclone V、およびStratix Vデバイス、およびSD-SDIを除くすべてのビデオ規格でのみ使用可能です。
Receiver Options
Increase error tolerance level On、Off
  • On: エラー許容レベル = 15
  • Off: エラー許容レベル = 4

このオプションをオンにすると、アクティブビデオの終了 (EAV)、アクティブビデオの開始 (SAV)、またはエラーフレームが連続して見逃されることに対する許容レベルが高くなります。
CRC error output On、Off
  • On: CRCを監視 (SD-SDIモードには適用なし)
  • Off: CRCの監視なし (ロジックを保存)
Extract Payload ID (SMPTE ST 352) On、Off
  • On: ペイロードIDを抽出
  • Off: ペイロードIDの抽出なし (ロジックを保存)

3G-SDI、HD SDIデュアルリンク、トリプルレート、およびマルチレート・モードでは、このオプションをオンにする必要があります。抽出されたペイロードIDは、1080pフォーマットを一貫して検出するために必要です。

Convert HD-SDI dual link to 3G-SDI (level B) または Convert 3G-SDI (level B) to HD-SDI dual linkをオンにする場合、デザイン例のデモンストレーションでこのオプションをオンにすることが必須です。

Rx core clock (rx_coreclk) frequency
  • Intel Agilex® 7 Fタイル - 100MHz～156.25MHz

  • インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10 - 148.5/148.35MHz、297.0/296.70MHz
rx_coreclk 信号に対してサポートされるクロック周波数を選択します。このオプションは、ReceiverまたはBidirectionalモードでMulti rate (up to 12G-SDI) を選択した場合にのみ使用できます。他の規格の場合、デフォルトの周波数は148.5/148.35MHzです。
注: このオプションは、インテル Quartus Prime開発ソフトウェア・プロ・エディションでのみ使用可能です。
注: 周波数範囲 - 100MHz～156.25MHzは、インテル Quartus Prime開発ソフトウェア・プロ・エディションの Intel Agilex® 7 Fタイルで使用できます。インテルは、F-Tile Dynamic Reconfiguration Suite Intel® FPGA IPの i_csr_clk ポートと同じクロックを使用することをお勧めします。
Convert HD-SDI dual link to 3G-SDI (level B) On、Off
  • On: HD-SDIデュアルリンク・レシーバー出力のレベル B (2 × SMPTE ST 292 HD-SDIマッピング、SMPTE ST 372デュアルリンク・マッピングを含む) に変換します。
  • Off: 変換なし
注: このオプションは、HD-SDIデュアルリンク・レシーバーを使用するArria V、Cyclone V、およびStratix Vデバイスでのみ使用できます。
Convert 3G-SDI (level B) to HD-SDI dual link On、Off
  • On: 3G-SDIレシーバー出力のHD-SDIデュアルリンク (ダイレクト・イメージ・フォーマット・マッピング) に変換します。
  • Off: 変換なし
注: このオプションは、3G-SDIレシーバーを使用するArria V、Cyclone V、およびStratix Vデバイスでのみ使用できます。
Transmitter Options
Insert payload ID (SMPTE ST 352) On、Off
  • On: ペイロードIDを挿入
  • Off: ペイロードIDの挿入なし (ロジックを保存)

Video Streaming Options
Enable active video data protocols AXIS-VVP Full、None
  • オンにすると、インテルFPGAビデオ・ストリーミング・インターフェイスがイネーブルになります。
  • クロック付きビデオ・インターフェイスの場合はオフにします。
  • Video standardがマルチレート (最大12G-SDI) に設定されている場合にのみ使用可能です。
Bits per color sample 10、12
  • カラーサンプルごとのビット数を選択します。

  • Enable active video data protocolsがAXIS-VVP Fullに設定されている場合にのみ使用可能です。

レベル 2 の表題