SDI II Intel® FPGA IPユーザーガイド

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ID 683133
日付 10/05/2023
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ドキュメント目次
ドキュメント目次 x
1. SDI II Intel® FPGA IPのクイック・リファレンス 2. SDI II IPコアの概要 3. SDI II IPコアのスタートガイド 4. SDI II IPコアのパラメーター 5. SDI II IPコアの機能の説明 6. SDI II IPコアの信号 7. SDI II IPコアのデザイン事項 8. SDI II IPコアのテストベンチとデザイン例 9. SDI II Intel® FPGA IPユーザーガイド・アーカイブ 10. SDI II Intel® FPGA IPユーザーガイドの改訂履歴
2. SDI II IPコアの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. 概要 2.4. パフォーマンスとリソース使用率
3. SDI II IPコアのスタートガイド x
3.1. Intel® FPGA IPコアのインストールとライセンス取得 3.2. デザインのウォークスルー 3.3. SDI II IPコアのコンポーネント・ファイル 3.4. SDI II IPコアデザインのコンパイル 3.5. FPGAのプログラミング
3.1. Intel® FPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.2. デザインのウォークスルー x
3.2.1. 新しい インテル® Quartus® Primeプロジェクトの作成 3.2.2. IP Catalogの起動 3.2.3. IPコアのパラメーター化 3.2.4. デザイン例とシミュレーション・テストベンチの生成
5. SDI II IPコアの機能の説明 x
5.1. プロトコル 5.2. トランシーバー 5.3. サブモジュール 5.4. オプション機能
5.1. プロトコル x
5.1.1. トランスミッター 5.1.2. レシーバー
5.3. サブモジュール x
5.3.1. ラインの挿入 5.3.2. CRCの挿入/チェック 5.3.3. ペイロードIDの挿入 5.3.4. TRSの一致 5.3.5. スクランブラー 5.3.6. TXサンプル 5.3.7. クロック・イネーブル・ジェネレーター 5.3.8. RXサンプル 5.3.9. ビデオ規格の検出 5.3.10. 検出1および1/1.001レート 5.3.11. トランシーバー・コントローラー 5.3.12. デスクランブラー 5.3.13. TRSアライナー 5.3.14. 3Gb Demux 5.3.15. ラインの抽出 5.3.16. ペイロードIDの抽出 5.3.17. フォーマットの検出 5.3.18. ストリームの同期 5.3.19. SDビットの変換 5.3.20. 同期ビットの挿入 5.3.21. 同期ビットの削除
5.4. オプション機能 x
5.4.1. HD-SDIデュアルリンクから3G-SDI (Level B) への変換 5.4.2. 3G-SDI (Level B) からHD-SDIデュアルリンクへの変換 5.4.3. SMPTE RP168切り替えのサポート 5.4.4. デュアル/トリプルレート用の20ビットSDインターフェイス 5.4.5. Arria V、Cyclone V、Stratix VデバイスのダイナミックTXクロック切り替え 5.4.6. インテルFPGAビデオ・ストリーミング・インターフェイス
5.4.6. インテルFPGAビデオ・ストリーミング・インターフェイス x
5.4.6.1. RGBピクセルのパッキング 5.4.6.2. YCbCr 444ピクセルのパッキング 5.4.6.3. YCbCr 422ピクセルのパッキング 5.4.6.4. サポートされているモード
6. SDI II IPコアの信号 x
6.1. SDI II IPコアのリセットとクロック 6.2. トランスミッターのプロトコル信号 6.3. レシーバーのプロトコル信号 6.4. トランシーバー信号 6.5. トランスミッターのストリーミング・ビデオおよびコントロール信号 6.6. レシーバーのストリーミング・ビデオおよびコントロール信号
6.2. トランスミッターのプロトコル信号 x
6.2.1. イメージマッピング
6.3. レシーバーのプロトコル信号 x
6.3.1. rx_format
7. SDI II IPコアのデザイン事項 x
7.1. トランシーバーの処理ガイドライン 7.2. タイミング違反 7.3. SDI II IPコアのレジスター
7.1. トランシーバーの処理ガイドライン x
7.1.1. Arria V、Cyclone V、およびStratix Vデバイスでのトランシーバーの処理 7.1.2. インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスでのトランシーバーの処理 7.1.3. Intel Agilex® 7 Fタイルデバイスでのトランシーバーの処理
7.1.1. Arria V、Cyclone V、およびStratix Vデバイスでのトランシーバーの処理 x
7.1.1.1. トランシーバー・リコンフィグレーション・コントローラーの変更 7.1.1.2. リコンフィグレーション管理の変更 7.1.1.3. リコンフィグレーション・ルーターの変更
7.1.2. インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスでのトランシーバーの処理 x
7.1.2.1. トランシーバーのNative PHY IPコアでのRX CDRリファレンス・クロックの変更 7.1.2.2. 同じチャネル内でのシンプレックス・モード・トランシーバーの結合 7.1.2.3. トリプルレートおよびマルチレートに対する生成されたリコンフィグレーション管理の使用 7.1.2.4. 同じチャネル内での独立したRXおよびTX動作の確保 7.1.2.5. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスのフィッター段階での潜在的な配線問題 7.1.2.6. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスを使用したSDIマルチレートRXの制約のないクロック 7.1.2.7. 未使用のトランシーバー・チャネル 7.1.2.8. インテル® Stratix® 10デバイスのコアロジックへのトランシーバー・リファレンス・クロック・ピンの配線
7.1.3. Intel Agilex® 7 Fタイルデバイスでのトランシーバーの処理 x
7.1.3.1. System PLL Clocking Mode 7.1.3.2. RXトランシーバーの設定 7.1.3.3. TXトランシーバーの設定 7.1.3.4. 未使用のトランシーバー・タイル 7.1.3.5. ダイナミック・リコンフィグレーション 7.1.3.6. FVH同期信号を受信する外部VCXOによるSD-SDIタイミングジッター
7.1.3.2. RXトランシーバーの設定 x
7.1.3.2.1. マルチレート・デザイン 7.1.3.2.2. トリプルレート・デザイン 7.1.3.2.3. シングルレート・デザイン
7.3. SDI II IPコアのレジスター x
7.3.1. SDI II Txの概要 7.3.2. SDI II Txレジスターの説明 7.3.3. SDI II Rxレジスターの概要 7.3.4. SDI II Rxレジスターの説明
8. SDI II IPコアのテストベンチとデザイン例 x
8.1. インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、および Intel Agilex® 7 Fタイルデバイスのデザイン例 8.2. Arria V、Cyclone V、Stratix Vデバイスのデザイン例
8.1. インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、および Intel Agilex® 7 Fタイルデバイスのデザイン例 x
8.1.1. デザイン例プリセット
8.2. Arria V、Cyclone V、Stratix Vデバイスのデザイン例 x
8.2.1. デザイン例コンポーネント 8.2.2. デザイン・リファレンス 8.2.3. SDI II IPコアデザインのシミュレーション
8.2.1. デザイン例コンポーネント x
8.2.1.1. ビデオ・パターン・ジェネレーター 8.2.1.2. トランシーバー・リコンフィグレーション・コントローラー 8.2.1.3. リコンフィグレーション管理 8.2.1.4. リコンフィグレーション・ルーター 8.2.1.5. Avalon® Memory-Mappedインターフェイス・トランスレーター
8.2.2. デザイン・リファレンス x
8.2.2.1. ビデオ・パターン・ジェネレーターの信号 8.2.2.2. トランシーバー・リコンフィグレーション・コントローラー信号 8.2.2.3. リコンフィグレーション管理パラメーター 8.2.2.4. リコンフィグレーション・ルーター信号
8.2.3. SDI II IPコアデザインのシミュレーション x
8.2.3.1. シミュレーションのランタイム
1. SDI II Intel® FPGA IPのクイック・リファレンス
2. SDI II IPコアの概要
3. SDI II IPコアのスタートガイド
4. SDI II IPコアのパラメーター
5. SDI II IPコアの機能の説明
6. SDI II IPコアの信号
7. SDI II IPコアのデザイン事項
8. SDI II IPコアのテストベンチとデザイン例
9. SDI II Intel® FPGA IPユーザーガイド・アーカイブ
10. SDI II Intel® FPGA IPユーザーガイドの改訂履歴

7.3.2. SDI II Txレジスターの説明

表 34.  STATUS (0x50)
名前 ビット アクセス 説明 リセット
Reserved 31:1 - - -
Status 0 RO アサートされると、SDI II Txはデータを生成します。 0x0
表 35.  VIDEO_MODE_MATCH (0x51)
名前 ビット アクセス 説明 リセット
Video mode match 31:0 RO ユーザー指定のモードが一致する前に、このレジスターはデフォルト値が選択されていることを示す0を読み出します。一致が確認されると、レジスターは0x1を読み出します。 0x0
表 36.  VIDEO_MODE_BANK_SELECT (0x53)
名前 ビット アクセス 説明 リセット
Video mode bank selected 31:0 RW ビデオモード・レジスター (0x54 ～ 0x6D) への書き込みは、このワンホット・レジスターによって選択されたビデオモード・バンクに反映されます。使用できるモードバンクは1つのみです。モードバンク1を選択するには、このレジスターに0x1を書き込みます。 0x0
表 37.  VIDEO_MODE_CONTROL (0x54)
名前 ビット アクセス 説明 リセット
Reserved 31:1 - - -
Interlaced 0 RW

インターレース・ビデオの場合は、1に設定します。

プログレッシブ・ビデオの場合は、0に設定します。

 0x0
表 38.  VIDEO_MODE_SAMPLE_COUNT (0x55)
名前 ビット アクセス 説明 リセット
Reserved 31:16 - - -
Sample Count 15:0 RW フィールドのアクティブな画像幅を指定します。 0x0
表 39.  VIDEO_MODE_F0_LINE_COUNT (0x56)
名前 ビット アクセス 説明 リセット
Reserved 31:16 - - -
F0 line count 15:0 RW プログレッシブ・ビデオまたはインターレース・ビデオ・フィールド0のアクティブ画像の高さを指定します。 0x0
表 40.  VIDEO_MODE_F1_LINE_COUNT (0x57)
名前 ビット アクセス 説明 リセット
Reserved 31:16 - - -
F1 line count 15:0 RW インターレース・ビデオ・フィールド1のアクティブ画像の高さを指定します。 0x0
表 41.  VIDEO_MODE_HORIZONTAL_BLANKING (0x5A)
名前 ビット アクセス 説明 リセット
Reserved 31:16 - - -
Horizontal blanking 15:0 RW 水平ブランキング長の期間の長さをサンプル単位で指定します。 0x0
表 42.  VIDEO_MODE_VERTICAL_BLANKING (0x5D)
名前 ビット アクセス 説明 リセット
Reserved 31:16 - - -
Vertical blanking 15:0 RW 垂直ブランキング期間の長さをライン単位で指定します。インターレース・ビデオの場合、これはフィールド0のアクティブ画像の終わりとフィールド1のアクティブ画像の始まりの間の垂直ブランキング期間です。 0x0
表 43.  VIDEO_MODE_F0_VERTICAL_BLANKING (0x60)
名前 ビット アクセス 説明 リセット
Reserved 31:16 - - -
F0 vertical blanking 15:0 RW フィールド0の垂直ブランキング期間 (インターレース・ビデオのみ) の長さをライン単位で指定します。これは、フィールド1のアクティブ画像の終わりとフィールド0のアクティブ画像の始まりとの間の垂直ブランキング期間です。 0x0
表 44.  VIDEO_MODE_ACTIVE_PICTURE_LINE (0x61)
名前 ビット アクセス 説明 リセット
Reserved 31:16 - - -
Active picture line 15:0 RW アクティブ画像の最初のラインに与えられるライン番号を指定します。 0x0
表 45.  VIDEO_MODE_F0_VERTICAL_RISING (0x62)
名前 ビット アクセス 説明 リセット
Reserved 31:16 - - -
F0 vertical rising 15:0 RW フィールド0の垂直ブランキングの開始 (フィールド0のアクティブ画像の終了後) に与えられるライン番号を指定します。 0x0
表 46.  VIDEO_MODE_FIELD_RISING (0x63)
名前 ビット アクセス 説明 リセット
Reserved 31:16 - - -
Field rising 15:0 RW フィールド0の終わりとフィールド1の始まりに与えられるライン番号を指定します。 0x0
表 47.  VIDEO_MODE_FIELD_FALLING (0x64)
名前 ビット アクセス 説明 リセット
Reserved 31:16 - - -
Field falling 15:0 RW フィールド1の終わりとフィールド0の始まりに与えられるライン番号を指定します。 0x0
表 48.  VIDEO_MODE_STANDARD (0x65)
名前 ビット アクセス 説明 リセット
Reserved 31:4 - - -
SDI mode 3 RW SDIモードを指定します。

0x1: 2081-10-2018 6G-SDI Mode 2

0x0: 2081-10-2018 6G-SDI Mode 1、

2082-10-2018 12G-SDI Mode 1

SDIビデオ規格が3G-SDI、HD-SDI、およびSD-SDIである場合にこのレジスターに書き込んでも効果はありません。 		0x0
SDI video standard 2:0 RW SDIビデオ規格を指定します。

0x0: SD-SDI

0x1: HD-SDI

0x2: 3G-SDI Level B

0x3: 3G-SDI Level A

0x4: 6G-SDI Level B

0x5: 6G-SDI Level A

0x7: 12G-SDI Level A 		0x0
表 49.  VIDEO_MODE_VPID_BYTE1 (0x66)
名前 ビット アクセス 説明 リセット
Reserved 31:8 - - -
SDI video payload ID byte 1 7:0 RW コアによって挿入されるビデオ・ペイロード・バイト1を指定します。 0x0
表 50.  VIDEO_MODE_VPID_BYTE2 (0x67)
名前 ビット アクセス 説明 リセット
Reserved 31:8 - - -
SDI video payload ID byte 2 7:0 RW コアによって挿入されるビデオ・ペイロード・バイト2を指定します。 0x0
表 51.  VIDEO_MODE_VPID_BYTE3 (0x68)
名前 ビット アクセス 説明 リセット
Reserved 31:8 - - -
SDI video payload ID byte 3 7:0 RW コアによって挿入されるビデオ・ペイロード・バイト3を指定します。 0x0
表 52.  VIDEO_MODE_VPID_BYTE4 (0x69)
名前 ビット アクセス 説明 リセット
Reserved 31:8 - - -
SDI video payload ID byte 4 7:0 RW コアによって挿入されるビデオ・ペイロード・バイト4を指定します。 0x0
表 53.  VIDEO_MODE_VALID (0x6D)
名前 ビット アクセス 説明 リセット
Reserved 31:1 - - -
Video mode valid 0 WO

ビデオモード・レジスター (0x54～0x69) をプログラムする前に、0に設定します。

1に設定すると、プログラムされたビデオモード・レジスター (0x54～0x69) が有効であり、ビデオ出力に使用できることを示します。 		0x0
レベル 2 の表題