SDI II Intel® FPGA IPユーザーガイド

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ID 683133
日付 10/05/2023
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ドキュメント目次
ドキュメント目次 x
1. SDI II Intel® FPGA IPのクイック・リファレンス 2. SDI II IPコアの概要 3. SDI II IPコアのスタートガイド 4. SDI II IPコアのパラメーター 5. SDI II IPコアの機能の説明 6. SDI II IPコアの信号 7. SDI II IPコアのデザイン事項 8. SDI II IPコアのテストベンチとデザイン例 9. SDI II Intel® FPGA IPユーザーガイド・アーカイブ 10. SDI II Intel® FPGA IPユーザーガイドの改訂履歴
2. SDI II IPコアの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. 概要 2.4. パフォーマンスとリソース使用率
3. SDI II IPコアのスタートガイド x
3.1. Intel® FPGA IPコアのインストールとライセンス取得 3.2. デザインのウォークスルー 3.3. SDI II IPコアのコンポーネント・ファイル 3.4. SDI II IPコアデザインのコンパイル 3.5. FPGAのプログラミング
3.1. Intel® FPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.2. デザインのウォークスルー x
3.2.1. 新しい インテル® Quartus® Primeプロジェクトの作成 3.2.2. IP Catalogの起動 3.2.3. IPコアのパラメーター化 3.2.4. デザイン例とシミュレーション・テストベンチの生成
5. SDI II IPコアの機能の説明 x
5.1. プロトコル 5.2. トランシーバー 5.3. サブモジュール 5.4. オプション機能
5.1. プロトコル x
5.1.1. トランスミッター 5.1.2. レシーバー
5.3. サブモジュール x
5.3.1. ラインの挿入 5.3.2. CRCの挿入/チェック 5.3.3. ペイロードIDの挿入 5.3.4. TRSの一致 5.3.5. スクランブラー 5.3.6. TXサンプル 5.3.7. クロック・イネーブル・ジェネレーター 5.3.8. RXサンプル 5.3.9. ビデオ規格の検出 5.3.10. 検出1および1/1.001レート 5.3.11. トランシーバー・コントローラー 5.3.12. デスクランブラー 5.3.13. TRSアライナー 5.3.14. 3Gb Demux 5.3.15. ラインの抽出 5.3.16. ペイロードIDの抽出 5.3.17. フォーマットの検出 5.3.18. ストリームの同期 5.3.19. SDビットの変換 5.3.20. 同期ビットの挿入 5.3.21. 同期ビットの削除
5.4. オプション機能 x
5.4.1. HD-SDIデュアルリンクから3G-SDI (Level B) への変換 5.4.2. 3G-SDI (Level B) からHD-SDIデュアルリンクへの変換 5.4.3. SMPTE RP168切り替えのサポート 5.4.4. デュアル/トリプルレート用の20ビットSDインターフェイス 5.4.5. Arria V、Cyclone V、Stratix VデバイスのダイナミックTXクロック切り替え 5.4.6. インテルFPGAビデオ・ストリーミング・インターフェイス
5.4.6. インテルFPGAビデオ・ストリーミング・インターフェイス x
5.4.6.1. RGBピクセルのパッキング 5.4.6.2. YCbCr 444ピクセルのパッキング 5.4.6.3. YCbCr 422ピクセルのパッキング 5.4.6.4. サポートされているモード
6. SDI II IPコアの信号 x
6.1. SDI II IPコアのリセットとクロック 6.2. トランスミッターのプロトコル信号 6.3. レシーバーのプロトコル信号 6.4. トランシーバー信号 6.5. トランスミッターのストリーミング・ビデオおよびコントロール信号 6.6. レシーバーのストリーミング・ビデオおよびコントロール信号
6.2. トランスミッターのプロトコル信号 x
6.2.1. イメージマッピング
6.3. レシーバーのプロトコル信号 x
6.3.1. rx_format
7. SDI II IPコアのデザイン事項 x
7.1. トランシーバーの処理ガイドライン 7.2. タイミング違反 7.3. SDI II IPコアのレジスター
7.1. トランシーバーの処理ガイドライン x
7.1.1. Arria V、Cyclone V、およびStratix Vデバイスでのトランシーバーの処理 7.1.2. インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスでのトランシーバーの処理 7.1.3. Intel Agilex® 7 Fタイルデバイスでのトランシーバーの処理
7.1.1. Arria V、Cyclone V、およびStratix Vデバイスでのトランシーバーの処理 x
7.1.1.1. トランシーバー・リコンフィグレーション・コントローラーの変更 7.1.1.2. リコンフィグレーション管理の変更 7.1.1.3. リコンフィグレーション・ルーターの変更
7.1.2. インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスでのトランシーバーの処理 x
7.1.2.1. トランシーバーのNative PHY IPコアでのRX CDRリファレンス・クロックの変更 7.1.2.2. 同じチャネル内でのシンプレックス・モード・トランシーバーの結合 7.1.2.3. トリプルレートおよびマルチレートに対する生成されたリコンフィグレーション管理の使用 7.1.2.4. 同じチャネル内での独立したRXおよびTX動作の確保 7.1.2.5. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスのフィッター段階での潜在的な配線問題 7.1.2.6. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスを使用したSDIマルチレートRXの制約のないクロック 7.1.2.7. 未使用のトランシーバー・チャネル 7.1.2.8. インテル® Stratix® 10デバイスのコアロジックへのトランシーバー・リファレンス・クロック・ピンの配線
7.1.3. Intel Agilex® 7 Fタイルデバイスでのトランシーバーの処理 x
7.1.3.1. System PLL Clocking Mode 7.1.3.2. RXトランシーバーの設定 7.1.3.3. TXトランシーバーの設定 7.1.3.4. 未使用のトランシーバー・タイル 7.1.3.5. ダイナミック・リコンフィグレーション 7.1.3.6. FVH同期信号を受信する外部VCXOによるSD-SDIタイミングジッター
7.1.3.2. RXトランシーバーの設定 x
7.1.3.2.1. マルチレート・デザイン 7.1.3.2.2. トリプルレート・デザイン 7.1.3.2.3. シングルレート・デザイン
7.3. SDI II IPコアのレジスター x
7.3.1. SDI II Txの概要 7.3.2. SDI II Txレジスターの説明 7.3.3. SDI II Rxレジスターの概要 7.3.4. SDI II Rxレジスターの説明
8. SDI II IPコアのテストベンチとデザイン例 x
8.1. インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、および Intel Agilex® 7 Fタイルデバイスのデザイン例 8.2. Arria V、Cyclone V、Stratix Vデバイスのデザイン例
8.1. インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、および Intel Agilex® 7 Fタイルデバイスのデザイン例 x
8.1.1. デザイン例プリセット
8.2. Arria V、Cyclone V、Stratix Vデバイスのデザイン例 x
8.2.1. デザイン例コンポーネント 8.2.2. デザイン・リファレンス 8.2.3. SDI II IPコアデザインのシミュレーション
8.2.1. デザイン例コンポーネント x
8.2.1.1. ビデオ・パターン・ジェネレーター 8.2.1.2. トランシーバー・リコンフィグレーション・コントローラー 8.2.1.3. リコンフィグレーション管理 8.2.1.4. リコンフィグレーション・ルーター 8.2.1.5. Avalon® Memory-Mappedインターフェイス・トランスレーター
8.2.2. デザイン・リファレンス x
8.2.2.1. ビデオ・パターン・ジェネレーターの信号 8.2.2.2. トランシーバー・リコンフィグレーション・コントローラー信号 8.2.2.3. リコンフィグレーション管理パラメーター 8.2.2.4. リコンフィグレーション・ルーター信号
8.2.3. SDI II IPコアデザインのシミュレーション x
8.2.3.1. シミュレーションのランタイム
1. SDI II Intel® FPGA IPのクイック・リファレンス
2. SDI II IPコアの概要
3. SDI II IPコアのスタートガイド
4. SDI II IPコアのパラメーター
5. SDI II IPコアの機能の説明
6. SDI II IPコアの信号
7. SDI II IPコアのデザイン事項
8. SDI II IPコアのテストベンチとデザイン例
9. SDI II Intel® FPGA IPユーザーガイド・アーカイブ
10. SDI II Intel® FPGA IPユーザーガイドの改訂履歴

6.2. トランスミッターのプロトコル信号

表 19.  トランスミッターのプロトコル信号 - tx_pclk に同期
注: S = 20ビット・インターフェイスの数を示します。マルチレート (最大12G) モードの場合は4、その他のモードの場合は1です。
信号 幅 入力/出力 説明
tx_enable_crc 4 1 入力 SD-SDIを除くすべてのモードでCRC挿入をイネーブルします。
tx_enable_ln 4 1 入力 SD-SDIを除くすべてのモードでLN挿入をイネーブルします。
tx_std 5 3 入力

多重化された10ビット・パラレル・インターフェイスを備えたトランスミッター・ビデオ規格では、

  • SD-SDI = 000
  • HD-SDI = 001
  • 3G-SDI Level A 10-bit Multiplex= 011
  • 3G-SDI Level B 10-bit Multiplex= 010
  • 6G-SDI 10-bit Multiplex Type 1 = 101
  • 6G-SDI 10-bit Multiplex Type 2 = 100
  • 12G-SDI 10-bit Multiplex Type 1 = 111
  • 12G-SDI 10-bit Multiplex Type 2= 110
注: 3G-SDI、デュアルレート、トリプルレート、マルチレート・モードに適用されます。

6Gおよび12G-SDIの場合、さまざまなイメージ・フォーマットに対応するデータマッピングのモードがいくつかあり、これらの各モードには異なるタイプの10-bit Multiplexインターフェイスが必要です。送信しているモードを確認し、そのモードの10-bit Multiplexインターフェイスの適切な値を割り当てることが重要です。

例えば、シングルリンク6G-SDIには3つのData Mappingモード (Mode 1 - Mode 3) があります。Mode 2とMode 3は、SMPTE ST2081-10に従って、10-bit Multiplex Type 1に割り当てられます。

Single Link 6G-SDI Mode 1は、10-bit Multiplex Type 2に割り当てられます。

この信号は3G、デュアルレート、トリプルレート、およびマルチレートにのみ適用されます。
tx_datain 5 20S 入力

ユーザーが提供するトランスミッターのパラレルデータ。

  • SD-SDI = ビット19:10未使用。ビット9:0 C、Yマルチプレクス
  • HD-SDI = ビット19:10 Y; ビット9:0 C
  • HD-SDIデュアルリンク = ビット19:10 Yリンク A、ビット9:0 CリンクA
  • 3G-SDI Level A = ビット19:10 Y; ビット9:0 C
  • 3G-SDI Level B = ビット19:10 C、Yマルチプレックス (リンクA); ビット9:0 C、Yマルチプレックス (リンク B)
  • 6G-SDI: ビット79:40未使用。ビット39:30データストリーム1; ビット29:20データストリーム2; ビット19:10データストリーム3; ビット9:0データストリーム4
  • 12G-SDI: ビット79:70データストリーム1; ビット69:60データストリーム2; ビット59:50データストリーム3; ビット49:40データストリーム4; ビット39:30データストリーム5; ビット29:20ストリーム6; ビット19:10ストリーム7; ビット9:0データストリーム8

6G-SDIおよび12G-SDIイメージマッピングの詳細については、イメージマッピング を参照してください。

トランシーバーのみのコンフィグレーションの場合、トランスミッターはNative PHY IPコアに送信する前にこれらのデータをスクランブルしません。
tx_datain_b 20 入力

リンクBのユーザー指定のトランスミッター・パラレル・データ。

HD-SDIデュアルリンク = ビット19:10 YリンクB、ビット9:0 CリンクB

トランシーバーのみのコンフィグレーションの場合、トランスミッターはNative PHY IPコアに送信する前にこれらのデータをスクランブルしません。

注: HD-SDIデュアルリンク・モードのみ。
tx_datain_valid 5 1 入力

トランスミッター・パラレルデータ有効。タイミング (H: High、L: Low) は tx_pclk クロックドメインと同期している必要があり、次の設定があります。

  • SD-SDI = 1H 4L 1H 5L
  • HD-SDI = H
  • 3G-SDI = H
  • HD-SDI Dual Link = H
  • デュアルレート = SD (1H 4L 1H 5L); HD (1H 1L)
  • トリプルレート = SD (1H 4L 1H 5L); HD (1H 1L); 3G (H)
  • マルチレート (最大12G) = SD (1H 4L 1H 5L); HD (1H 1L); 3G/6G/12G (H)

この信号は、ユーザーロジック、またはSD-SDI、デュアルレート、トリプルレート、およびマルチレート・モードの tx_dataout_valid 信号によって駆動できます。

tx_datain_valid_b 1 入力

トランスミッターのパラレルデータはリンクBに有効です。HD-SDIデュアルリンク・モードにのみ適用されます。

HD-SDIデュアルリンク = H

この信号は、ユーザーロジックまたは tx_dataout_valid_b 信号によって駆動できます。

tx_trs 1 入力

トランスミッターのTRS入力。

この信号は、EAV TRSとSAV TRSの両方の最初のワードでアサートします。
  • 3G level B、6Gまたは12G 10-bit Multiplex Type 2の場合、最初のワードは 2 tx_pclk サイクルを意味します。
  • 他のモードの場合、最初のワードは1 tx_pclk サイクルを意味します。
注:
  1. トランシーバー・コンフィグレーションには適用されません。
  2. Enable active video data protocols = AXIS-VVP Fullの場合は適用されません。
tx_trs_b 1 入力

リンクBのトランスミッターTRS入力。

注: HD-SDIデュアルリンクの組み合わせまたはプロトコルのみのコンフィグレーションの場合。
tx_ln 5 11S 入力

トランスミッターのライン番号。Payload IDを挿入するには、この信号を有効な値で駆動します。

SD-SDIでInsert Video Payload ID (SMPTE ST 352) オプションをディスエーブルした場合は適用されません。

tx_ln_b 11S 入力

リンクBのトランスミッターのライン番号。Payload IDを挿入するには、この信号を有効な値で駆動します。

3G-SDI、HD-SDIデュアルリンク、トリプルレート、およびマルチレート (最大12G-SDI) のライン番号挿入に使用します。
tx_dataout 20S 出力
トランスミッターのパラレルデータ出力。
  • Arria V、Cyclone V、およびStratix Vデバイス: トランスミッター・プロトコル・コンフィグレーションでのみ使用可能です。
  • インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、そして Intel Agilex® 7 Fタイルデバイス: TXコアが含まれている場合はいつでも使用できます。
tx_dataout_b 20 出力

リンクBのトランスミッターのパラレルデータ出力。

注: HD-SDIデュアルリンク・トランスミッター・プロトコル・コンフィグレーションにのみ適用されます。
tx_dataout_valid 1 出力

コアによって生成された有効なデータ。この信号は、tx_datain_valid を駆動するために使用できます。タイミング (H: High、L: Low) は tx_pclk クロックドメインに同期し、次の設定を持つ必要があります。

  • SD-SDI = 1H 4L 1H 5L
  • HD-SDI = H
  • 3G-SDI = H
  • HD-SDI Dual Link = H
  • デュアルレート = SD (1H 4L 1H 5L); HD (1H 1L)
  • トリプルレート = SD (1H 4L 1H 5L); HD (1H 1L); 3G (H)
  • マルチレート (最大12G) = SD (1H 4L 1H 5L); HD (1H 1L); 3G/6G/12G (H)
tx_dataout_valid_b 1 出力 リンクBのコアによって生成された有効なデータ。タイミング (H: High、L: Low) は tx_dataout_valid 信号と同一で、tx_pclk クロックドメインに同期します。
注: HD-SDIデュアルリンク・モードにのみ適用されます。
tx_std_out 3 出力 送信されるビデオ規格を示します。この信号は、トランシーバーのみのコンフィグレーションでは tx_std に接続されます。
注: 3G-SDI、デュアルレート、およびトリプルレートのトランスミッター・プロトコル・コンフィグレーションのみに適用されます。 インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、および Intel Agilex® 7 Fタイルデバイスには適用されません。
tx_vpid_overwrite 6 1 入力 ペイロードIDがビデオストリームに埋め込まれている場合、コアはこの信号が既存のペイロードIDを上書きできるようにします。ディスエーブルにすると効果はありません。
注: Transmitter Optionの場合 – Payload ID (SMPTE ST 352) を挿入し、Enable active video data protocols = Noneのみ。Enable active video data protocols = AXIS-VVP Fullの場合、ペイロードIDは常に上書きされます。
tx_vpid_byte1 6 7 8S 入力 コアは、ペイロードIDバイト1を挿入します。
tx_vpid_byte2 6 7 8S 入力 コアは、ペイロードIDバイト2を挿入します。
tx_vpid_byte3 6 7 8S 入力 コアは、ペイロードIDバイト3を挿入します。
tx_vpid_byte4 6 7 8S 入力 コアは、ペイロードIDバイト4を挿入します。
tx_vpid_byte1_b 6 8S 入力 コアは、リンクBのペイロードIDバイト1を挿入します。3G-SDI、HD-SDIデュアルリンク、トリプルレート、およびマルチレート (最大12G) モードの場合のみ。
tx_vpid_byte2_b 6 8 8S 入力 コアは、リンクBのペイロードIDバイト2を挿入します。3G-SDI、HD-SDIデュアルリンク、トリプルレート、およびマルチレート (最大12G) モードの場合のみ。
tx_vpid_byte3_b 6 8 8S 入力 コアは、リンクBのペイロードIDバイト3を挿入します。3G-SDI、HD-SDIデュアルリンク、トリプルレート、およびマルチレート (最大12G) モードの場合のみ。
tx_vpid_byte4_b 6 8 8S 入力 コアは、リンクBのペイロードIDバイト4を挿入します。3G-SDI、HD-SDIデュアルリンク、トリプルレート、およびマルチレート (最大12G) モードの場合のみ。
tx_line_f0 6 7 11S 入力

挿入されたペイロードIDのフィールド 0 (F0) のライン番号。ライン番号は有効である必要があり、0に設定することはできません。
tx_line_f1 6 7 11S 入力 挿入されたペイロードIDのフィールド 0 (F1) のライン番号。ライン番号は有効である必要があり、0に設定することはできません。

セクションの内容
イメージマッピング

4
  1. トランシーバーのみのコンフィグレーションには適用されません。
  2. Enable active video data protocols = AXIS-VVP Fullの場合は適用されません。Enable active video data protocols = AXIS-VVP Fullの場合、CRC挿入は常にイネーブルになります。
5 Enable active video data protocols = AXIS-VVP Fullに設定されている場合は適用されません。
6 Insert Payload ID (SMPTE ST 352) オプションをイネーブルした場合にのみ適用されます。
7 Transmitter Optionの場合 – Payload ID (SMPTE ST 352) のみを挿入し、Enable active video data protocols = Noneにします。
8 3G-SDI、HD-SDIデュアルリンク、トリプルレート、マルチレート (最大12G)、およびTransmitter Optionの場合 – Payload ID (SMPTE ST 352) を挿入し、Enable active video data protocols = Noneのみにします。
レベル 2 の表題