SDI II Intel® FPGA IPユーザーガイド

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ID 683133
日付 10/05/2023
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ドキュメント目次
ドキュメント目次 x
1. SDI II Intel® FPGA IPのクイック・リファレンス 2. SDI II IPコアの概要 3. SDI II IPコアのスタートガイド 4. SDI II IPコアのパラメーター 5. SDI II IPコアの機能の説明 6. SDI II IPコアの信号 7. SDI II IPコアのデザイン事項 8. SDI II IPコアのテストベンチとデザイン例 9. SDI II Intel® FPGA IPユーザーガイド・アーカイブ 10. SDI II Intel® FPGA IPユーザーガイドの改訂履歴
2. SDI II IPコアの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. 概要 2.4. パフォーマンスとリソース使用率
3. SDI II IPコアのスタートガイド x
3.1. Intel® FPGA IPコアのインストールとライセンス取得 3.2. デザインのウォークスルー 3.3. SDI II IPコアのコンポーネント・ファイル 3.4. SDI II IPコアデザインのコンパイル 3.5. FPGAのプログラミング
3.1. Intel® FPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.2. デザインのウォークスルー x
3.2.1. 新しい インテル® Quartus® Primeプロジェクトの作成 3.2.2. IP Catalogの起動 3.2.3. IPコアのパラメーター化 3.2.4. デザイン例とシミュレーション・テストベンチの生成
5. SDI II IPコアの機能の説明 x
5.1. プロトコル 5.2. トランシーバー 5.3. サブモジュール 5.4. オプション機能
5.1. プロトコル x
5.1.1. トランスミッター 5.1.2. レシーバー
5.3. サブモジュール x
5.3.1. ラインの挿入 5.3.2. CRCの挿入/チェック 5.3.3. ペイロードIDの挿入 5.3.4. TRSの一致 5.3.5. スクランブラー 5.3.6. TXサンプル 5.3.7. クロック・イネーブル・ジェネレーター 5.3.8. RXサンプル 5.3.9. ビデオ規格の検出 5.3.10. 検出1および1/1.001レート 5.3.11. トランシーバー・コントローラー 5.3.12. デスクランブラー 5.3.13. TRSアライナー 5.3.14. 3Gb Demux 5.3.15. ラインの抽出 5.3.16. ペイロードIDの抽出 5.3.17. フォーマットの検出 5.3.18. ストリームの同期 5.3.19. SDビットの変換 5.3.20. 同期ビットの挿入 5.3.21. 同期ビットの削除
5.4. オプション機能 x
5.4.1. HD-SDIデュアルリンクから3G-SDI (Level B) への変換 5.4.2. 3G-SDI (Level B) からHD-SDIデュアルリンクへの変換 5.4.3. SMPTE RP168切り替えのサポート 5.4.4. デュアル/トリプルレート用の20ビットSDインターフェイス 5.4.5. Arria V、Cyclone V、Stratix VデバイスのダイナミックTXクロック切り替え 5.4.6. インテルFPGAビデオ・ストリーミング・インターフェイス
5.4.6. インテルFPGAビデオ・ストリーミング・インターフェイス x
5.4.6.1. RGBピクセルのパッキング 5.4.6.2. YCbCr 444ピクセルのパッキング 5.4.6.3. YCbCr 422ピクセルのパッキング 5.4.6.4. サポートされているモード
6. SDI II IPコアの信号 x
6.1. SDI II IPコアのリセットとクロック 6.2. トランスミッターのプロトコル信号 6.3. レシーバーのプロトコル信号 6.4. トランシーバー信号 6.5. トランスミッターのストリーミング・ビデオおよびコントロール信号 6.6. レシーバーのストリーミング・ビデオおよびコントロール信号
6.2. トランスミッターのプロトコル信号 x
6.2.1. イメージマッピング
6.3. レシーバーのプロトコル信号 x
6.3.1. rx_format
7. SDI II IPコアのデザイン事項 x
7.1. トランシーバーの処理ガイドライン 7.2. タイミング違反 7.3. SDI II IPコアのレジスター
7.1. トランシーバーの処理ガイドライン x
7.1.1. Arria V、Cyclone V、およびStratix Vデバイスでのトランシーバーの処理 7.1.2. インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスでのトランシーバーの処理 7.1.3. Intel Agilex® 7 Fタイルデバイスでのトランシーバーの処理
7.1.1. Arria V、Cyclone V、およびStratix Vデバイスでのトランシーバーの処理 x
7.1.1.1. トランシーバー・リコンフィグレーション・コントローラーの変更 7.1.1.2. リコンフィグレーション管理の変更 7.1.1.3. リコンフィグレーション・ルーターの変更
7.1.2. インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスでのトランシーバーの処理 x
7.1.2.1. トランシーバーのNative PHY IPコアでのRX CDRリファレンス・クロックの変更 7.1.2.2. 同じチャネル内でのシンプレックス・モード・トランシーバーの結合 7.1.2.3. トリプルレートおよびマルチレートに対する生成されたリコンフィグレーション管理の使用 7.1.2.4. 同じチャネル内での独立したRXおよびTX動作の確保 7.1.2.5. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスのフィッター段階での潜在的な配線問題 7.1.2.6. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスを使用したSDIマルチレートRXの制約のないクロック 7.1.2.7. 未使用のトランシーバー・チャネル 7.1.2.8. インテル® Stratix® 10デバイスのコアロジックへのトランシーバー・リファレンス・クロック・ピンの配線
7.1.3. Intel Agilex® 7 Fタイルデバイスでのトランシーバーの処理 x
7.1.3.1. System PLL Clocking Mode 7.1.3.2. RXトランシーバーの設定 7.1.3.3. TXトランシーバーの設定 7.1.3.4. 未使用のトランシーバー・タイル 7.1.3.5. ダイナミック・リコンフィグレーション 7.1.3.6. FVH同期信号を受信する外部VCXOによるSD-SDIタイミングジッター
7.1.3.2. RXトランシーバーの設定 x
7.1.3.2.1. マルチレート・デザイン 7.1.3.2.2. トリプルレート・デザイン 7.1.3.2.3. シングルレート・デザイン
7.3. SDI II IPコアのレジスター x
7.3.1. SDI II Txの概要 7.3.2. SDI II Txレジスターの説明 7.3.3. SDI II Rxレジスターの概要 7.3.4. SDI II Rxレジスターの説明
8. SDI II IPコアのテストベンチとデザイン例 x
8.1. インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、および Intel Agilex® 7 Fタイルデバイスのデザイン例 8.2. Arria V、Cyclone V、Stratix Vデバイスのデザイン例
8.1. インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、および Intel Agilex® 7 Fタイルデバイスのデザイン例 x
8.1.1. デザイン例プリセット
8.2. Arria V、Cyclone V、Stratix Vデバイスのデザイン例 x
8.2.1. デザイン例コンポーネント 8.2.2. デザイン・リファレンス 8.2.3. SDI II IPコアデザインのシミュレーション
8.2.1. デザイン例コンポーネント x
8.2.1.1. ビデオ・パターン・ジェネレーター 8.2.1.2. トランシーバー・リコンフィグレーション・コントローラー 8.2.1.3. リコンフィグレーション管理 8.2.1.4. リコンフィグレーション・ルーター 8.2.1.5. Avalon® Memory-Mappedインターフェイス・トランスレーター
8.2.2. デザイン・リファレンス x
8.2.2.1. ビデオ・パターン・ジェネレーターの信号 8.2.2.2. トランシーバー・リコンフィグレーション・コントローラー信号 8.2.2.3. リコンフィグレーション管理パラメーター 8.2.2.4. リコンフィグレーション・ルーター信号
8.2.3. SDI II IPコアデザインのシミュレーション x
8.2.3.1. シミュレーションのランタイム
1. SDI II Intel® FPGA IPのクイック・リファレンス
2. SDI II IPコアの概要
3. SDI II IPコアのスタートガイド
4. SDI II IPコアのパラメーター
5. SDI II IPコアの機能の説明
6. SDI II IPコアの信号
7. SDI II IPコアのデザイン事項
8. SDI II IPコアのテストベンチとデザイン例
9. SDI II Intel® FPGA IPユーザーガイド・アーカイブ
10. SDI II Intel® FPGA IPユーザーガイドの改訂履歴

2.4. パフォーマンスとリソース使用率

以下の表に、 インテル® Quartus® Prime開発ソフトウェアを使用したSDI II IPコアの一般的なリソース使用率データと推奨スピードグレードを示します。

注: リソース使用率データは、各ビデオ規格の最も一般的なコンフィグレーションを使用し、各デバイスファミリーの1つの特定のバリアントから取得されたものです。
表 5.   Intel Agilex® 7 Fタイルデバイスの各ビデオ規格のリソース使用率
規格 アクティブ・ビデオ・データ・プロトコル 必要なALM 専用ロジックレジスター数 ブロック・メモリー・ビット
HD-SDI TX None 115 125 0
HD-SDI RX None 630 897 0
3G-SDI TX None 409 400 0
3G-SDI RX None 987 1393 0
トリプルレートSDI TX None 484 515 0
トリプルレートSDI RX None 1,286 1,639 0
マルチレート (最大12G-SDI) TX None 2,761 3,113 0
AXIS-VVP Full 1 5,269 6,588 698368 (37 M20K)
マルチレート (最大12G-SDI) RX None 5,052 5,227 0
AXIS-VVP Full 1 6,750 8,005 598784 (34 M20K)
注: 上記のデータは、各ビデオ規格の最も一般的なコンフィグレーションを使用し、各ファミリーの1つの特定のデバイス部品のみから取得されたものです。
表 6.   インテル® Arria® 10デバイスおよび インテル® Cyclone® 10 GXデバイスの各ビデオ規格のリソース使用率
規格 必要なALM 専用ロジックレジスター数 ブロック・メモリー・ビット
HD-SDI TX 100 144 0
HD-SDI RX 532 924 0
3G-SDI TX 372 404 0
3G-SDI RX 842 1,506 0
トリプルレートTX 462 525 0
トリプルレートRX 1,082 1,807 0
マルチレート (最大12G-SDI) TX 2,567 3,019 0
マルチレート (最大12G-SDI) RX 4,168 5,898 0
表 7.   インテル® Stratix® 10デバイスの各ビデオ規格のリソース使用率
規格 必要なALM 専用ロジックレジスター数 ブロック・メモリー・ビット
HD-SDI TX 117 125 0
HD-SDI RX 632 883 0
3G-SDI TX 380 400 0
3G-SDI RX 981 1,378 0
トリプルレートTX 486 515 0
トリプルレートRX 1,269 1,744 0
マルチレート (最大12G-SDI) TX 2,780 3,017 0
マルチレート (最大12G-SDI) RX 5,124 5,951 0
表 8.  Arria V、Cyclone V、およびStratix Vデバイスの各ビデオ規格のリソース使用率
規格 必要なALM 専用ロジックレジスター数 ブロック・メモリー・ビット
SD-SDI TX 96 167 0
SD-SDI RX 502 693 60
HD-SDI TX 146 213 0
HD-SDI RX 542 929 0
HDデュアルリンクTX 452 553 0
HDデュアルリンクRX 1,249 2,154 4,608
3G-SDI TX 448 468 0
3G-SDI RX 863 1,449 0
デュアルレートTX 252 264 0
デュアルレートRX 930 1,348 0
トリプルレートTX 514 567 0
トリプルレートRX 1,115 1,763 0
表 9.  推奨スピードグレード
デバイスファミリー FPGAファブリックのスピードグレード
Arria V GX/GT/SX/ST サポートされているスピードグレード
Arria V GZ サポートされているスピードグレード
Cyclone V -6、-7
Stratix V サポートされているスピードグレード
インテル® Arria® 10 サポートされているスピードグレード
インテル® Stratix® 10 サポートされているスピードグレード
インテル® Cyclone® 10 GX サポートされているスピードグレード
Intel Agilex® 7 Fタイル サポートされているスピードグレード
1 カラーサンプルあたりのビット数 = 12でコンフィグレーションされます。
レベル 2 の表題