SDI II Intel® FPGA IPユーザーガイド

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ID 683133
日付 10/05/2023
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ドキュメント目次
ドキュメント目次 x
1. SDI II Intel® FPGA IPのクイック・リファレンス 2. SDI II IPコアの概要 3. SDI II IPコアのスタートガイド 4. SDI II IPコアのパラメーター 5. SDI II IPコアの機能の説明 6. SDI II IPコアの信号 7. SDI II IPコアのデザイン事項 8. SDI II IPコアのテストベンチとデザイン例 9. SDI II Intel® FPGA IPユーザーガイド・アーカイブ 10. SDI II Intel® FPGA IPユーザーガイドの改訂履歴
2. SDI II IPコアの概要 x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. 概要 2.4. パフォーマンスとリソース使用率
3. SDI II IPコアのスタートガイド x
3.1. Intel® FPGA IPコアのインストールとライセンス取得 3.2. デザインのウォークスルー 3.3. SDI II IPコアのコンポーネント・ファイル 3.4. SDI II IPコアデザインのコンパイル 3.5. FPGAのプログラミング
3.1. Intel® FPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.2. デザインのウォークスルー x
3.2.1. 新しい インテル® Quartus® Primeプロジェクトの作成 3.2.2. IP Catalogの起動 3.2.3. IPコアのパラメーター化 3.2.4. デザイン例とシミュレーション・テストベンチの生成
5. SDI II IPコアの機能の説明 x
5.1. プロトコル 5.2. トランシーバー 5.3. サブモジュール 5.4. オプション機能
5.1. プロトコル x
5.1.1. トランスミッター 5.1.2. レシーバー
5.3. サブモジュール x
5.3.1. ラインの挿入 5.3.2. CRCの挿入/チェック 5.3.3. ペイロードIDの挿入 5.3.4. TRSの一致 5.3.5. スクランブラー 5.3.6. TXサンプル 5.3.7. クロック・イネーブル・ジェネレーター 5.3.8. RXサンプル 5.3.9. ビデオ規格の検出 5.3.10. 検出1および1/1.001レート 5.3.11. トランシーバー・コントローラー 5.3.12. デスクランブラー 5.3.13. TRSアライナー 5.3.14. 3Gb Demux 5.3.15. ラインの抽出 5.3.16. ペイロードIDの抽出 5.3.17. フォーマットの検出 5.3.18. ストリームの同期 5.3.19. SDビットの変換 5.3.20. 同期ビットの挿入 5.3.21. 同期ビットの削除
5.4. オプション機能 x
5.4.1. HD-SDIデュアルリンクから3G-SDI (Level B) への変換 5.4.2. 3G-SDI (Level B) からHD-SDIデュアルリンクへの変換 5.4.3. SMPTE RP168切り替えのサポート 5.4.4. デュアル/トリプルレート用の20ビットSDインターフェイス 5.4.5. Arria V、Cyclone V、Stratix VデバイスのダイナミックTXクロック切り替え 5.4.6. インテルFPGAビデオ・ストリーミング・インターフェイス
5.4.6. インテルFPGAビデオ・ストリーミング・インターフェイス x
5.4.6.1. RGBピクセルのパッキング 5.4.6.2. YCbCr 444ピクセルのパッキング 5.4.6.3. YCbCr 422ピクセルのパッキング 5.4.6.4. サポートされているモード
6. SDI II IPコアの信号 x
6.1. SDI II IPコアのリセットとクロック 6.2. トランスミッターのプロトコル信号 6.3. レシーバーのプロトコル信号 6.4. トランシーバー信号 6.5. トランスミッターのストリーミング・ビデオおよびコントロール信号 6.6. レシーバーのストリーミング・ビデオおよびコントロール信号
6.2. トランスミッターのプロトコル信号 x
6.2.1. イメージマッピング
6.3. レシーバーのプロトコル信号 x
6.3.1. rx_format
7. SDI II IPコアのデザイン事項 x
7.1. トランシーバーの処理ガイドライン 7.2. タイミング違反 7.3. SDI II IPコアのレジスター
7.1. トランシーバーの処理ガイドライン x
7.1.1. Arria V、Cyclone V、およびStratix Vデバイスでのトランシーバーの処理 7.1.2. インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスでのトランシーバーの処理 7.1.3. Intel Agilex® 7 Fタイルデバイスでのトランシーバーの処理
7.1.1. Arria V、Cyclone V、およびStratix Vデバイスでのトランシーバーの処理 x
7.1.1.1. トランシーバー・リコンフィグレーション・コントローラーの変更 7.1.1.2. リコンフィグレーション管理の変更 7.1.1.3. リコンフィグレーション・ルーターの変更
7.1.2. インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスでのトランシーバーの処理 x
7.1.2.1. トランシーバーのNative PHY IPコアでのRX CDRリファレンス・クロックの変更 7.1.2.2. 同じチャネル内でのシンプレックス・モード・トランシーバーの結合 7.1.2.3. トリプルレートおよびマルチレートに対する生成されたリコンフィグレーション管理の使用 7.1.2.4. 同じチャネル内での独立したRXおよびTX動作の確保 7.1.2.5. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスのフィッター段階での潜在的な配線問題 7.1.2.6. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスを使用したSDIマルチレートRXの制約のないクロック 7.1.2.7. 未使用のトランシーバー・チャネル 7.1.2.8. インテル® Stratix® 10デバイスのコアロジックへのトランシーバー・リファレンス・クロック・ピンの配線
7.1.3. Intel Agilex® 7 Fタイルデバイスでのトランシーバーの処理 x
7.1.3.1. System PLL Clocking Mode 7.1.3.2. RXトランシーバーの設定 7.1.3.3. TXトランシーバーの設定 7.1.3.4. 未使用のトランシーバー・タイル 7.1.3.5. ダイナミック・リコンフィグレーション 7.1.3.6. FVH同期信号を受信する外部VCXOによるSD-SDIタイミングジッター
7.1.3.2. RXトランシーバーの設定 x
7.1.3.2.1. マルチレート・デザイン 7.1.3.2.2. トリプルレート・デザイン 7.1.3.2.3. シングルレート・デザイン
7.3. SDI II IPコアのレジスター x
7.3.1. SDI II Txの概要 7.3.2. SDI II Txレジスターの説明 7.3.3. SDI II Rxレジスターの概要 7.3.4. SDI II Rxレジスターの説明
8. SDI II IPコアのテストベンチとデザイン例 x
8.1. インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、および Intel Agilex® 7 Fタイルデバイスのデザイン例 8.2. Arria V、Cyclone V、Stratix Vデバイスのデザイン例
8.1. インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、および Intel Agilex® 7 Fタイルデバイスのデザイン例 x
8.1.1. デザイン例プリセット
8.2. Arria V、Cyclone V、Stratix Vデバイスのデザイン例 x
8.2.1. デザイン例コンポーネント 8.2.2. デザイン・リファレンス 8.2.3. SDI II IPコアデザインのシミュレーション
8.2.1. デザイン例コンポーネント x
8.2.1.1. ビデオ・パターン・ジェネレーター 8.2.1.2. トランシーバー・リコンフィグレーション・コントローラー 8.2.1.3. リコンフィグレーション管理 8.2.1.4. リコンフィグレーション・ルーター 8.2.1.5. Avalon® Memory-Mappedインターフェイス・トランスレーター
8.2.2. デザイン・リファレンス x
8.2.2.1. ビデオ・パターン・ジェネレーターの信号 8.2.2.2. トランシーバー・リコンフィグレーション・コントローラー信号 8.2.2.3. リコンフィグレーション管理パラメーター 8.2.2.4. リコンフィグレーション・ルーター信号
8.2.3. SDI II IPコアデザインのシミュレーション x
8.2.3.1. シミュレーションのランタイム
1. SDI II Intel® FPGA IPのクイック・リファレンス
2. SDI II IPコアの概要
3. SDI II IPコアのスタートガイド
4. SDI II IPコアのパラメーター
5. SDI II IPコアの機能の説明
6. SDI II IPコアの信号
7. SDI II IPコアのデザイン事項
8. SDI II IPコアのテストベンチとデザイン例
9. SDI II Intel® FPGA IPユーザーガイド・アーカイブ
10. SDI II Intel® FPGA IPユーザーガイドの改訂履歴

6.4. トランシーバー信号

表 24.  トランシーバーのシリアル・データ・ピン (Arria V、Cyclone V、およびStratix Vデバイス用)
信号 入力/出力 説明
sdi_tx 出力 トランスミッターのシリアル出力
sdi_tx_b 11 出力 リンクBのトランスミッターのシリアル出力
sdi_rx 入力 レシーバーのシリアル入力
sdi_rx_b 11 入力 リンクBのレシーバーのシリアル出力
表 25.  トランシーバー信号
信号 幅 クロックドメイン 入力/出力 説明
xcvr_refclk_sel 12 1 tx_coreclk 入力

トランシーバーのリファレンス・クロック選択信号。どのクロックを使用するかを選択します。

  • 0 = xcvr_refclk
  • 1 = xcvr_refclk_alt

Tx PLL Dynamic Switchingオプションをイネーブルした場合にのみ適用されます。

tx_pll_locked 12 1 - 出力 Natiive PHY IPコアのPLLロック信号 (TX PLL0)。
tx_pll_locked_alt 12 1 — 出力

Natiive PHY IPコアのPLLロック信号 (TX PLL1)。

Tx PLL Dynamic Switchingオプションをイネーブルした場合にのみ適用されます。

reconfig_to_xcvr 12 70N - 入力 Native PHY IPコアのダイナミック・リコンフィグレーション入力。Nはリコンフィグレーション・インターフェイスです。
  • レシーバーの場合はN = 1
  • トランスミッターおよび双方向の場合はN = 2
reconfig_to_xcvr_b 13 70N - 入力

Native PHY IPコアのダイナミック・リコンフィグレーション入力。Nはリコンフィグレーション・インターフェイスです。

  • レシーバーの場合はN = 1
  • トランスミッターおよび双方向の場合はN = 2
reconfig_from_xcvr 46N - 出力

Native PHY IPコアのダイナミック・リコンフィグレーション出力。Nはリコンフィグレーション・インターフェイスです。

  • レシーバーの場合はN = 1
  • トランスミッターおよび双方向の場合はN = 2
注: Intel Agilex® 7 Fタイル、 インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスには適用されません。
reconfig_from_xcvr_b 13 46N - 出力

Native PHY IPコアのダイナミック・リコンフィグレーション出力。Nはリコンフィグレーション・インターフェイスです。

  • レシーバーの場合はN = 1
  • トランスミッターおよび双方向の場合はN = 2
rx_sdi_start_reconfig 14 1 rx_coreclk 出力 ダイナミック・リコンフィグレーションの開始を要求します。この信号は、rx_sdi_reconfig_done がリコンフィグレーション・プロセスの完了を示すまでアサートされたままになります。
rx_sdi_reconfig_done 14 1 — 入力

ダイナミック・リコンフィグレーションが完了したことを示します。

この信号は、外部トランシーバー・リコンフィグレーション管理のリコンフィグレーション・ステータス信号に接続する必要があります。
  • Intel Agilex® 7 Fタイル、Arria V、Cyclone V、および Stratix Vデバイスの場合、この信号のアサートはプロセスが完了したことをレシーバーに示します。
  • インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスの場合、この信号のデアサートは、プロセスが完了したことをレシーバーに示します。
rx_ready 14 1 — 入力

トランシーバー・リセット・コントローラーからのステータス信号。RX PHYシーケンスがいつ完了したかを示します。
gxb_ltr 14 1 rx_coreclk 出力

トランシーバーへの制御信号 rx_set_locktoref 入力信号。

この信号のアサートにより、手動でリファレンス・モードにロックするようにRx CDRがプログラムされます。
gxb_ltd 14 1 rx_coreclk 出力

トランシーバーへの制御信号 rx_set_locktodata 入力信号。

rx_ready_b 1 — 入力

トランシーバー・リセット・コントローラーからのステータス信号。リンクBのRx PHYリセットシーケンスがいつ完了したかを示します。

HD-SDIデュアルリンク・レシーバー・プロトコル設定の場合のみ (16.1以降のA10ではサポートされなくなりました)。
gxb_ltr_b 1 rx_coreclk 出力

トランシーバー rx_set_locktoref 入力ポートへの制御信号。アサートされると、リファレンス・モードに手動でロックするようにRX CDRをプログラムします。

HD-SDIデュアルリンク・レシーバー・プロトコル設定のみ (16.1以降のA10ではサポートされなくなりました)。
gxb_ltd_b 1 rx_coreclk 出力

トランシーバーの rx_set_locktodata 入力ポートへの制御信号。アサートされると、データモードに手動でロックするようにRX CDRをプログラムします。

HD-SDIデュアルリンク・レシーバー・プロトコル設定のみ (16.1以降のA10ではサポートされなくなりました)。
rx_xcvr_reset_ack 1 — 入力 Rxトランシーバーが完全にリセットされたことを示すトランシーバーからのステータス信号
11 HD-SDIデュアルリンク・コンフィグレーションにのみ適用されます。
12 インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、および Intel Agilex® 7 Fタイルデバイスには適用されません。
13 HD-SDIデュアルリンク・コンフィグレーションのみ。 Intel Agilex® 7 Fタイル、 インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスには適用されません。
14 デュアルレート、トリプルレート、およびマルチレート・モードにのみ適用されます。
15 インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、および Intel Agilex® 7 Fタイルデバイスにのみ適用されます。
レベル 2 の表題