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5.3.1. ラインの挿入
5.3.2. CRCの挿入/チェック
5.3.3. ペイロードIDの挿入
5.3.4. TRSの一致
5.3.5. スクランブラー
5.3.6. TXサンプル
5.3.7. クロック・イネーブル・ジェネレーター
5.3.8. RXサンプル
5.3.9. ビデオ規格の検出
5.3.10. 検出1および1/1.001レート
5.3.11. トランシーバー・コントローラー
5.3.12. デスクランブラー
5.3.13. TRSアライナー
5.3.14. 3Gb Demux
5.3.15. ラインの抽出
5.3.16. ペイロードIDの抽出
5.3.17. フォーマットの検出
5.3.18. ストリームの同期
5.3.19. SDビットの変換
5.3.20. 同期ビットの挿入
5.3.21. 同期ビットの削除
7.1.2.1. トランシーバーのNative PHY IPコアでのRX CDRリファレンス・クロックの変更
7.1.2.2. 同じチャネル内でのシンプレックス・モード・トランシーバーの結合
7.1.2.3. トリプルレートおよびマルチレートに対する生成されたリコンフィグレーション管理の使用
7.1.2.4. 同じチャネル内での独立したRXおよびTX動作の確保
7.1.2.5. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスのフィッター段階での潜在的な配線問題
7.1.2.6. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスを使用したSDIマルチレートRXの制約のないクロック
7.1.2.7. 未使用のトランシーバー・チャネル
7.1.2.8. インテル® Stratix® 10デバイスのコアロジックへのトランシーバー・リファレンス・クロック・ピンの配線
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6.1. SDI II IPコアのリセットとクロック
| 信号 | 幅 | 入力/出力 | 説明 |
|---|---|---|---|
| tx_rst | 1 | 入力 | トランスミッターのリセット信号。この信号はアクティブHighでレベルに敏感です。 この信号は tx_pclk クロックドメインと同期している必要があります ( Intel Agilex® 7 Fタイル、 インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスの場合)。Arria V、Cyclone V、およびStratix Vデバイスには適用されません。 |
| pll_powerdown_in | 1N | 入力 | この信号がアサートされると、TX PLLがリセットされます。この信号を pll_powerdown_out に接続する必要があります。 この信号を複数のSDIインスタンスからいずれかのSDIインスタンスの pll_powerdown_out に接続して、これらのインスタンスのPLLをマージできます。 TX PLLマージの場合、複数のインスタンスの pll_powerdown_in および xcvr_refclk は同じソースを共有する必要があります。 N = コア内のPLLの数 - 1 (デフォルト) または 2 (TX PLL切り替えがイネーブルの場合)
注: 次の設定には適用されません。
Dynamic Tx clock switchingパラメーターをイネーブルした場合、デザインには XCVR_TX_PLL_RECONFIG_GROUP 割り当てが必要です。詳細については、Transceiver PHY IP Core User Guideを参照してください。 |
| pll_powerdown_out | 1N | 出力 | この信号がアサートされると、選択されたTX PLLがリセットされます。 N = コア内のPLLの数 - 1 (デフォルト) または 2 (TX PLL切り替えがイネーブルの場合)
注: 次の設定には適用されません。
|
| rx_rst | 1 | 入力 | レシーバーのリセット信号。この信号はアクティブHighでレベルに敏感です。このリセット信号は、rx_coreclk または rx_coreclk_hd クロックドメインと同期している必要があります。 |
| rx_rst_proto_in | 1 | 入力 |
レシーバープロトコルのリセット信号。この信号は、トランシーバー・ブロックからの rx_rst_proto_out リセット信号によって駆動される必要があります。
注: レシーバー・プロトコル・コンフィグレーションにのみ適用されます (Arria V、Cyclone V、およびStratix Vデバイス)。
|
| rx_rst_proto_in_b | 1 | 入力 |
リンクBのレシーバー・プロトコル・リセット信号。この信号は、トランシーバー・ブロックからの rx_rst_proto_out_b リセット信号によって駆動される必要があります。
注: HD-SDIデュアルリンク・レシーバー・プロトコル・コンフィグレーションのみ。
|
| rx_rst_proto_out | 1 | 出力 | レシーバー・プロトコルのダウンストリーム・ロジックをリセットします。この生成された信号は rx_clkout クロックドメインに同期しており、レシーバー・プロトコル・ブロックの rx_rst_proto_in 信号を駆動するために使用する必要があります。 |
| rx_rst_proto_out_b | 1 |
出力 |
レシーバー・プロトコルのダウンストリーム・ロジックをリセットします。
注: HD-SDIデュアルリンク・レシーバー・プロトコル・コンフィグレーションのみ。
|
| trig_rst_ctrl | 1 | 出力 | トランシーバーをリセットするには、トランシーバー・リセット・コントローラーへのリセット出力信号を送信します。この信号は、rx_coreclk または rx_coreclk_hd クロックドメインに同期します。
注: Intel Agilex® 7 Fタイル、 インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスにのみ適用されます。
|
| tx_axi4s_reset 3 | 1 | 入力 | AXI4-Streamリセットを送信します。 |
| rx_axi4s_reset 3 | 1 | 入力 | Rx AXI4-Streamリセットを送信します。 |
| tx_pclk | 1 | 入力 | トランスミッター・コアのパラレルクロック信号。このクロック信号は、TXトランシーバーからのパラレル出力クロックによって駆動される必要があります。
|
| tx_coreclk | 1 | 入力 | 148.5MHzまたは148.35MHzのトランスミッター・コア・クロック信号。このクロック ソースは常に安定している必要があり、xcvr_refclk と共有できます。
注: 次の設定には適用されません。
|
| tx_coreclk_hd | 1 | 入力 | 74.25MHzまたは74.175MHzのトランスミッター・コア・クロック信号。このクロックソースは常に安定している必要があり、xcvr_refclk と共有できます。
注: 選択したトランシーバーのリファレンス・クロック周波数が74.25MHz/74.175MHzの場合にのみ、HD-SDIおよびHD-SDIデュアルリンク・モードに適用されます。 インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、および Intel Agilex® 7 Fタイルデバイスには適用されません。
|
| rx_coreclk | 1 | 入力 |
レシーバー・コア・クロック信号。次の周波数を設定できます。
注: Intel Agilex® 7デバイスの場合、クロック周波数範囲を100MHzから156.25MHzに設定します。インテルは、F-Tile Dynamic Reconfiguration Suite Intel® FPGA IPコアの i_csr_clk ポートと同じクロックを共有することをお勧めします。
このクロックソースは安定している必要があり、他のクロックとの関係は必要ありません。クロックソースは、トランシーバーのクロックに対して非同期または同期にすることができます。
注: 選択したトランシーバーのリファレンス・クロック周波数が74.25MHz/74.175MHzの場合は適用されません。
インテル® Stratix® 10デバイスの場合、次の条件が当てはまる場合は、このクロックをトランシーバーのリファレンス・クロック・ピンではなく、GPIOクロックに割り当てます。
|
| rx_coreclk_hd | 1 | 入力 | 74.25MHzまたは74.175MHzのレシーバー・コア・クロック信号。このクロックソースは常に安定している必要があり、xcvr_refclk と共有できます。 このクロックソースは安定している必要があり、他のクロックとの関係は必要ありません。クロックソースは、トランシーバーのクロックに対して非同期または同期にすることができます。
注: 選択したトランシーバーのリファレンス・クロック周波数が74.25MHz/74.175MHzの場合にのみ、HD-SDIおよびHD-SDIデュアルリンク・モードに適用されます。 インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、および Intel Agilex® 7 Fタイルデバイスには適用されません。
|
| rx_clkin | 1 | 入力 |
レシーバー・プロトコル・クロック入力。この信号は、トランシーバー・ブロックからの rx_clkout クロック信号によって駆動される必要があります。
注: レシーバー・プロトコル・コンフィグレーションのみ。 インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、および Intel Agilex® 7 Fタイルデバイスには適用されません。
|
| rx_clkin_b | 1 | 入力 |
リンクBのレシーバー・プロトコル・クロック入力。この信号は、トランシーバー・ブロック (ビデオ・フレームレートによって、74.25MHzまたは74.125MHz) からの rx_clkout_b クロック信号によって駆動される必要があります。
注: HD-SDIデュアルリンク・レシーバー・プロトコル・コンフィグレーションのみ。 インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、および Intel Agilex® 7 Fタイルデバイスには適用されません。
|
| rx_clkin_smpte372 | 1 | 入力 | HD-SDIデュアルリンクから3G-SDI (Level B)、および3G-SDI (Level B) からHD-SDIデュアルリンク動作用のクロック入力。
|
| xcvr_rxclk | 1 | 入力 | レシーバーのパラレルクロック入力。トランシーバーからの rx_pma_div_clkout (マルチレート・モードの場合) または rx_clkout (他のモードの場合) によって駆動されます。
注: Intel Agilex® 7 Fタイル、 インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスにのみ適用されます。
|
| xcvr_refclk | 1 | 入力 | トランシーバーのリファレンス・クロック信号。RX CDRの整数フレームレートと小数フレームレートの両方をサポートするには、単一のリファレンス・クロック周波数のみが必要です。 クロックソースは安定している必要があります。これは、トランシーバーのクロックピンに接続されたフリーランニング・クロックである必要があります。
注: Intel Agilex® 7 Fタイル、 インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスには適用されません。
|
| xcvr_refclk_alt | 1 | 入力 | Native PHY IPコアの代替クロック入力。この信号の周波数は、xcvr_refclk 信号の代替周波数値である必要があります。
注: Tx PLL Dynamic Switchingオプションをオンにした場合にのみ適用されます。 Intel Agilex® 7 Fタイル、 インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスには適用されません。
|
| tx_axi4s_clk 3 | 1 | 入力 | TX AXI4-Streamクロック。 |
| rx_axi4s_clk 3 | 1 | 入力 | RX AXI4-Streamクロック |
mgmt_clk3 |
1 | 入力 | Avalonメモリーマップド制御インターフェイスのクロック。 |
| tx_clkout | 1 | 出力 | TXトランシーバーのパラレル出力クロック。 このクロックの周波数は、ユーザーが指定した xcvr_refclk と同じである必要があります。
注: インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、および Intel Agilex® 7 Fタイルデバイスには適用されません。
|
| rx_clkout | 1 | 出力 |
RXトランシーバーのパラレル出力クロック。
注: Intel Agilex® 7 Fタイル、 インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10デバイスには適用されません。
|
| rx_clkout_b | 1 | 出力 | リンクBのRXトランシーバーのパラレル出力クロック。出力クロック周波数は、ビデオ・フレームレートに応じて、74.25または74.175MHzである必要があります。
注: HD-SDIデュアルリンクのみ。
|
図 43. インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、および Intel Agilex® 7 FタイルデバイスのTXクロッキングの図
図 44. インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、および Intel Agilex® 7 FタイルデバイスのRXクロッキングの図
注: トランシーバーを使用したより包括的なTXおよびRX インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、および Intel Agilex® 7 Fタイルのクロッキングの図については、それぞれのデザイン例のユーザーガイドを参照してください。
図 45. Arria V、Cyclone V、およびStratix VデバイスのTXクロッキングの図
図 46. Arria V、Cyclone V、およびStratix VデバイスのRXクロッキングの図
注: Arria V、Cyclone V、およびStratix Vデバイスの場合、「_b」サフィックスが付いたデュアルリンク信号のソースまたはデスティネーションは、元の信号と同じです。例えば、rx_clkin_b のデスティネーションは rx_clkin と同じで、これはSDI RXプロトコルブロックに向けられます。同様に、出力信号 rx_rst_proto_out_b のソースは、SDI RX PHY管理ブロックから来る rx_rst_proto_out と同じです。
3 Enable active video data protocols = AXIS-VVP Fullに設定されている場合にのみ使用可能です。