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5.3.1. ラインの挿入
5.3.2. CRCの挿入/チェック
5.3.3. ペイロードIDの挿入
5.3.4. TRSの一致
5.3.5. スクランブラー
5.3.6. TXサンプル
5.3.7. クロック・イネーブル・ジェネレーター
5.3.8. RXサンプル
5.3.9. ビデオ規格の検出
5.3.10. 検出1および1/1.001レート
5.3.11. トランシーバー・コントローラー
5.3.12. デスクランブラー
5.3.13. TRSアライナー
5.3.14. 3Gb Demux
5.3.15. ラインの抽出
5.3.16. ペイロードIDの抽出
5.3.17. フォーマットの検出
5.3.18. ストリームの同期
5.3.19. SDビットの変換
5.3.20. 同期ビットの挿入
5.3.21. 同期ビットの削除
7.1.2.1. トランシーバーのNative PHY IPコアでのRX CDRリファレンス・クロックの変更
7.1.2.2. 同じチャネル内でのシンプレックス・モード・トランシーバーの結合
7.1.2.3. トリプルレートおよびマルチレートに対する生成されたリコンフィグレーション管理の使用
7.1.2.4. 同じチャネル内での独立したRXおよびTX動作の確保
7.1.2.5. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスのフィッター段階での潜在的な配線問題
7.1.2.6. インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスを使用したSDIマルチレートRXの制約のないクロック
7.1.2.7. 未使用のトランシーバー・チャネル
7.1.2.8. インテル® Stratix® 10デバイスのコアロジックへのトランシーバー・リファレンス・クロック・ピンの配線
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3.4. SDI II IPコアデザインのコンパイル
デザインをコンパイルするには、 インテル® Quartus® Prime開発ソフトウェアでProcessing > Start Compilationをクリックします。生成された .qip または .ip ファイルを使用して、関連ファイルをプロジェクトに組み込みます。
SDI II IPコアのデザイン例は、次の位置にあります。
- Arria V、Cyclone V、およびStratix Vの場合、<variation name>_example_design/sdi_ii/example_design/sdi_ii_0001_ed ディレクトリー
- インテル® Arria® 10、 インテル® Cyclone® 10 GX、および インテル® Stratix® 10の場合、<your design example folder>/rtl ディレクトリー
- Intel Agilex® 7 Fタイルの場合、<your design example folder>/rtl ディレクトリー
注: 生成されたデザイン例を使用して新しいプロジェクトを作成するには、新しい インテル® Quartus® Primeプロジェクトの作成の項の手順に従い、手順4でデザイン例の .qip ファイルを追加します。
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