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6.1.1. Arria V、Arria V GZおよびStratix VデバイスのトランシーバPLL
6.1.2. トランシーバ・ネイティブPHY (RX)—Arria 10デバイス
6.1.3. アルテラと AMPP パートナが提供しているIPコア
6.1.4. アルテラのPLL Reconfig IPコア
6.1.5. Multirate Reconfig Controller (RX)
6.1.6. オーバーサンプラ(RX)
6.1.7. DCFIFO
6.1.8. シンク・ディスプレイ・データ・チャネル(DDC)&ステータスおよび制御データ・チャネル(SCDC)
6.1.9. トランシーバ・リコンフィギュレーション・コントローラ
6.1.10. VIPバイパスやオーディオ、補助およびInfoFrameバッファ
6.1.11. トランシーバ・ネイティブPHY(TX)— Arria VおとびStratix Vデバイス
6.1.12. トランシーバ・ネイティブPHY(RX)— Arria 10デバイス
6.1.13. トランシーバPHYのリセット・コントローラ
6.1.14. トランシーバPHY IPコア
6.1.15. オーバーサンプラ(TX)
6.1.16. クロック・イネーブル・ジェネレータ
6.1.17. Qsysシステム
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4.1.2.1. マッピング・フォーマット
次の図は、異なるフォーマットのマッピングを示しています。
図 15. 1つの24ビットYCbCr 4:4:4ピクセルにコンポーネント毎のYCbCr 4:2:0の2つの8ビットのマッピング(ディープ・カラー・パッキングの前)
図 16. 1つの30ビットYCbCr 4:4:4ピクセルにコンポーネント毎のYCbCr 4:2:0の2つの10ビットのマッピング(ディープ・カラー・パッキングの前)
図 17. 1つの36ビットYCbCr 4:4:4ピクセルにコンポーネント毎のYCbCr 4:2:0の2つの12ビットのマッピング(ディープ・カラー・パッキングの前)
図 18. 1つの48ビットYCbCr 4:4:4ピクセルにコンポーネント毎のYCbCr 4:2:0の2つの16ビットのマッピング(ディープ・カラー・パッキングの前)