6.1.14. トランシーバPHY IPコア

アルテラのHigh-Definition Multimedia Interface （HDMI） IPコアのユーザー・ガイド

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日付 5/02/2016

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6.1.14. トランシーバPHY IPコア

Arria 10デバイスでは、トランシーバ・ネイティブPHY （TX）に外部トランシーバPLLをインスタンス化します。トランシーバFPLL IPコアは、トランシーバ・チャネルで必要とされる高速クロックを生成します。

マスタとローカル・クロック生成ブロック（CGB）は、トランシーバ・バンクに非結合との結合チャネルを駆動するために必要な高速シリアルおよび低速パラレル・クロックを提供します。

表 37. Arria Vのトランシーバ・ネイティブfPLLのコンフィギュレーション設定この表は、6,000 MbpsでのTMDSビット・レート用のArria 10のトランシーバfPLLのコンフィギュレーション設定の例を示しています。
パラメータ	設定
PLL
Protocol mode	Basic
Bandwidth	Medium
Number of CDR reference clocks	1
Selected reference clock source	0
ポート
Primary PLL clock output buffer	GX clock output buffer
Enable PLL GX clock output port	On
出力周波数
PLL output frequency	3,000 MHz
Enable fractional mode	Off
PLL integer reference clock frequency	600 MHz
マスタ・クロック・ジェネレーション・ブロック
Include Master Clock Generation Block	On
Clock division factor	1
Enable x6/xN non-bonded high-speed clock output port	Off
Enable PCIe clock switch interface	Off
Number of auxiliary MCGB clock input ports	0
結合
Enable bonding clock output ports	On
Enable feedback compensation bonding	Off
PMA interface width	20
ダイナミック・リコンフィギュレーション
Enable dynamic reconfiguration	On
Enable Altera Debug Master Endpoint	Off
Separate avmm_busy from reconfig_waitrequest	Off
オプションのリコンフィギュレーション・ロジック
Enable capability registers	On
Set user-defined IP identifier	0
Enable control and status registers	On

表 38. Arria 10トランシーバ・ネイティブPHY（RX）共通インタフェース・ポートこの表は、Arria 10トランシーバ・ネイティブPHY（RX）共通インタフェース・ポートを説明します。
信号	入力/出力	説明
クロック
`pll_refclk0`	入力	リファレンス・クロック入力ポート0です。
`tx_bonding_clocks[-1:0]`	出力	マスタCGBからの低速パラレル・クロック出力を伝送するオプションの6ビット・バスです。結合したグループ内の各トランシーバ・チャネルは、この6ビット・バスを備えています。チャネル・ボンディングに使用され、x6/xNのクロック・ネットワークを表します。トランシーバ・ネイティブPHY IPコアのシミュレーション注: トランシーバ・チャネル数
`tx_serial_clk`	出力	GTチャネル用の高速シリアル・クロック出力ポートです。未接続のままにしておきます。
リセット
`mcgb_rst`	入力	マスタCGBリセット・コントロールです。
ステータス・ポート
`pll_powerdown`	入力	アサートされるとPLLをパワー・ダウンします。トランシーバ・リセット・コントローラ（TX）IPコアに接続します。
`pll_cal_busy`	出力	PLLキャリブレーション進行中、Highでアサートされるステータス信号です。リセット・コントローラIPに接続する前に`tx_cal_busy`ポートでこの信号をORします。
`pll_locked`	出力	PLLがロックされているかどうかを示すアクティブハイステータス信号。コントローラ（TX）IPコアをリセットトランシーバに接続します。
Avalon-MMコントロール・ポート
`reconfig_clk0`	入力	Avalonインタフェースのクロック。
`reconfig_reset0`	入力	Avalonインタフェースをリセットします。
`reconfig_write0`	入力	アクティブHighのライト・イネーブル信号です。
`reconfig_read0`	入力	アクティブHighのリード・イネーブル信号です。
`reconfig_address0[9:0]`	入力	読み取りおよび書き込み動作の両方にアクセスするアドレスの指定に使用される10ビットアドレス・バスです。
`reconfig_writedata0[31:0]`	入力	32ビットのデータ・バスです。指定されたアドレスに書き込みデータを伝送します。
`reconfig_readdata0[31:0]`	出力	32ビットのデータ・バスです。指定したアドレスからリード・データを伝送します。
`reconfig_waitrequest0`	出力	Avalonインタフェース信号がビジー状態であることを示します。アサートされる場合、全ての入力が一定に保たなければなりません。

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