アルテラのHigh-Definition Multimedia Interface （HDMI） IPコアのユーザー・ガイド
ID
683798
日付
5/02/2016
Public
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6.1.1. Arria V、Arria V GZおよびStratix VデバイスのトランシーバPLL
6.1.2. トランシーバ・ネイティブPHY (RX)—Arria 10デバイス
6.1.3. アルテラと AMPP パートナが提供しているIPコア
6.1.4. アルテラのPLL Reconfig IPコア
6.1.5. Multirate Reconfig Controller (RX)
6.1.6. オーバーサンプラ（RX）
6.1.7. DCFIFO
6.1.8. シンク・ディスプレイ・データ・チャネル（DDC）＆ステータスおよび制御データ・チャネル（SCDC）
6.1.9. トランシーバ・リコンフィギュレーション・コントローラ
6.1.10. VIPバイパスやオーディオ、補助およびInfoFrameバッファ
6.1.11. トランシーバ・ネイティブPHY（TX）— Arria VおとびStratix Vデバイス
6.1.12. トランシーバ・ネイティブPHY（RX）— Arria 10デバイス
6.1.13. トランシーバPHYのリセット・コントローラ
6.1.14. トランシーバPHY IPコア
6.1.15. オーバーサンプラ（TX）
6.1.16. クロック・イネーブル・ジェネレータ
6.1.17. Qsysシステム
6.1.14. トランシーバPHY IPコア
Arria 10デバイスでは、トランシーバ・ネイティブPHY （TX）に外部トランシーバPLLをインスタンス化します。トランシーバFPLL IPコアは、トランシーバ・チャネルで必要とされる高速クロックを生成します。
マスタとローカル・クロック生成ブロック（CGB）は、トランシーバ・バンクに非結合との結合チャネルを駆動するために必要な高速シリアルおよび低速パラレル・クロックを提供します。
| パラメータ | 設定 |
|---|---|
| PLL | |
| Protocol mode | Basic |
| Bandwidth | Medium |
| Number of CDR reference clocks | 1 |
| Selected reference clock source | 0 |
| ポート | |
| Primary PLL clock output buffer | GX clock output buffer |
| Enable PLL GX clock output port | On |
| 出力周波数 | |
| PLL output frequency | 3,000 MHz |
| Enable fractional mode | Off |
| PLL integer reference clock frequency | 600 MHz |
| マスタ・クロック・ジェネレーション・ブロック | |
| Include Master Clock Generation Block | On |
| Clock division factor | 1 |
| Enable x6/xN non-bonded high-speed clock output port | Off |
| Enable PCIe clock switch interface | Off |
| Number of auxiliary MCGB clock input ports | 0 |
| 結合 | |
| Enable bonding clock output ports | On |
| Enable feedback compensation bonding | Off |
| PMA interface width | 20 |
| ダイナミック・リコンフィギュレーション | |
| Enable dynamic reconfiguration | On |
| Enable Altera Debug Master Endpoint | Off |
| Separate avmm_busy from reconfig_waitrequest | Off |
| オプションのリコンフィギュレーション・ロジック | |
| Enable capability registers | On |
| Set user-defined IP identifier | 0 |
| Enable control and status registers | On |
| 信号 | 入力/出力 | 説明 |
|---|---|---|
| クロック | ||
| pll_refclk0 | 入力 | リファレンス・クロック入力ポート0です。 |
| tx_bonding_clocks[-1:0] | 出力 | マスタCGBからの低速パラレル・クロック出力を伝送するオプションの6ビット・バスです。結合したグループ内の各トランシーバ・チャネルは、この6ビット・バスを備えています。 チャネル・ボンディングに使用され、x6/xNのクロック・ネットワークを表します。 トランシーバ・ネイティブPHY IPコアのシミュレーション
注: トランシーバ・チャネル数
|
| tx_serial_clk | 出力 | GTチャネル用の高速シリアル・クロック出力ポートです。 未接続のままにしておきます。 |
| リセット | ||
| mcgb_rst | 入力 | マスタCGBリセット・コントロールです。 |
| ステータス・ポート | ||
| pll_powerdown | 入力 | アサートされるとPLLをパワー・ダウンします。 トランシーバ・ リセット・コントローラ（TX）IPコアに接続します。 |
| pll_cal_busy | 出力 | PLLキャリブレーション進行中、Highでアサートされるステータス信号です。 リセット・コントローラIPに接続する前にtx_cal_busyポートでこの信号をORします。 |
| pll_locked | 出力 | PLLがロックされているかどうかを示すアクティブハイステータス信号。 コントローラ（TX）IPコアをリセットトランシーバに接続します。 |
| Avalon-MMコントロール・ポート | ||
| reconfig_clk0 | 入力 | Avalonインタフェースのクロック。 |
| reconfig_reset0 | 入力 | Avalonインタフェースをリセットします。 |
| reconfig_write0 | 入力 | アクティブHighのライト・イネーブル信号です。 |
| reconfig_read0 | 入力 | アクティブHighのリード・イネーブル信号です。 |
| reconfig_address0[9:0] | 入力 | 読み取りおよび書き込み動作の両方にアクセスするアドレスの指定に使用される10ビットアドレス・バスです。 |
| reconfig_writedata0[31:0] | 入力 | 32ビットのデータ・バスです。指定されたアドレスに書き込みデータを伝送します。 |
| reconfig_readdata0[31:0] | 出力 | 32ビットのデータ・バスです。指定したアドレスからリード・データを伝送します。 |
| reconfig_waitrequest0 | 出力 | Avalonインタフェース信号がビジー状態であることを示します。アサートされる場合、全ての入力が一定に保たなければなりません。 |