アルテラのHigh-Definition Multimedia Interface （HDMI） IPコアのユーザー・ガイド
ID
683798
日付
5/02/2016
Public
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6.1.1. Arria V、Arria V GZおよびStratix VデバイスのトランシーバPLL
6.1.2. トランシーバ・ネイティブPHY (RX)—Arria 10デバイス
6.1.3. アルテラと AMPP パートナが提供しているIPコア
6.1.4. アルテラのPLL Reconfig IPコア
6.1.5. Multirate Reconfig Controller (RX)
6.1.6. オーバーサンプラ（RX）
6.1.7. DCFIFO
6.1.8. シンク・ディスプレイ・データ・チャネル（DDC）＆ステータスおよび制御データ・チャネル（SCDC）
6.1.9. トランシーバ・リコンフィギュレーション・コントローラ
6.1.10. VIPバイパスやオーディオ、補助およびInfoFrameバッファ
6.1.11. トランシーバ・ネイティブPHY（TX）— Arria VおとびStratix Vデバイス
6.1.12. トランシーバ・ネイティブPHY（RX）— Arria 10デバイス
6.1.13. トランシーバPHYのリセット・コントローラ
6.1.14. トランシーバPHY IPコア
6.1.15. オーバーサンプラ（TX）
6.1.16. クロック・イネーブル・ジェネレータ
6.1.17. Qsysシステム
6.1.4. アルテラのPLL Reconfig IPコア
アルテラのPLL Reconfig IPコアは、アルテラ・デバイスのPLLの動的なリアルタイムのリコンフィギュレーションを容易にします。
これらのPLLコンポーネントを使用して、FPGA全体をリコンフィギュレーションすることなく、出力クロック周波数、PLL帯域幅、および位相シフトをリアルタイムで更新することができます。
Arria 10およびStratix Vデバイスでは100 MHzでこのIPコアを実行することができます。 Arria Vデバイスでは、タイミング・クロージャを75 MHzで実行する必要があります。 Arria Vデバイスでクロッキング簡素化するために、全体の管理・クロック・ドメインは、75 MHzでキャップされています。