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6.1.1. Arria V、Arria V GZおよびStratix VデバイスのトランシーバPLL
6.1.2. トランシーバ・ネイティブPHY (RX)—Arria 10デバイス
6.1.3. アルテラと AMPP パートナが提供しているIPコア
6.1.4. アルテラのPLL Reconfig IPコア
6.1.5. Multirate Reconfig Controller (RX)
6.1.6. オーバーサンプラ(RX)
6.1.7. DCFIFO
6.1.8. シンク・ディスプレイ・データ・チャネル(DDC)&ステータスおよび制御データ・チャネル(SCDC)
6.1.9. トランシーバ・リコンフィギュレーション・コントローラ
6.1.10. VIPバイパスやオーディオ、補助およびInfoFrameバッファ
6.1.11. トランシーバ・ネイティブPHY(TX)— Arria VおとびStratix Vデバイス
6.1.12. トランシーバ・ネイティブPHY(RX)— Arria 10デバイス
6.1.13. トランシーバPHYのリセット・コントローラ
6.1.14. トランシーバPHY IPコア
6.1.15. オーバーサンプラ(TX)
6.1.16. クロック・イネーブル・ジェネレータ
6.1.17. Qsysシステム
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4.1.1. ソースTMDS/TERC4エンコーダ
ソースTMDS/TERC4エンコーダは、HDMI Specification Ver.2.0で定義されている8ビット~10ビットおよび4ビット~10ビットのアルゴリズムを実装しています。各チャネルには、独自のエンコーダを持っています。
エンコーダは、クロック毎に1、2、または4つのシンボルでシンボル・データを処理します。
エンコーダは、クロック毎に2または4のシンボルで動作する場合、クロック毎に2つまたは4つの符号化されたシンボルの形で出力を生成します。
また、TMDS/TERC4エンコーダは、 mode入力信号をディアサートする際のデジタル・ビジュアル・インタフェース(DVI)シグナリングを生成します。 DVIシグナリングはデータおよびビデオ・アイランドとTERC4補助データが存在しない場合を除いて、HDMIシグナリングと同じです。