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6.1.1. Arria V、Arria V GZおよびStratix VデバイスのトランシーバPLL
6.1.2. トランシーバ・ネイティブPHY (RX)—Arria 10デバイス
6.1.3. アルテラと AMPP パートナが提供しているIPコア
6.1.4. アルテラのPLL Reconfig IPコア
6.1.5. Multirate Reconfig Controller (RX)
6.1.6. オーバーサンプラ(RX)
6.1.7. DCFIFO
6.1.8. シンク・ディスプレイ・データ・チャネル(DDC)&ステータスおよび制御データ・チャネル(SCDC)
6.1.9. トランシーバ・リコンフィギュレーション・コントローラ
6.1.10. VIPバイパスやオーディオ、補助およびInfoFrameバッファ
6.1.11. トランシーバ・ネイティブPHY(TX)— Arria VおとびStratix Vデバイス
6.1.12. トランシーバ・ネイティブPHY(RX)— Arria 10デバイス
6.1.13. トランシーバPHYのリセット・コントローラ
6.1.14. トランシーバPHY IPコア
6.1.15. オーバーサンプラ(TX)
6.1.16. クロック・イネーブル・ジェネレータ
6.1.17. Qsysシステム
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4.1. ソース機能の説明
HDMIソース・コアは、10ビット、20ビット、または40ビットのパラレル・データ路を介してTransceiver Native PHY への直接接続を提供します。
図 7. HDMIソース信号フロー図以下の図は、HDMIのソース信号のフローを示しています。図は、コア内で使用される各種のクロック・ドメインを示しています。
ソース・コアは、3色チャネルおよびクロック・チャネルに対応した4つの10ビット、20ビットまたは40ビットのパラレル・データパスを提供します。
ソース・コアは、ビデオ、オーディオ、および補助チャネルデータ・ストリームを受け付けます。コアは、典型的に高速トランシーバ・パラレル・データ入力に接続することになるTMDS/TERC4符号化されたデータ・ストリームを生成します。
コアへの中心はTMDS/TERC4エンコーダです。エンコーダは、ビデオまたは補助データのいずれかを処理します。