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6.1.1. Arria V、Arria V GZおよびStratix VデバイスのトランシーバPLL
6.1.2. トランシーバ・ネイティブPHY (RX)—Arria 10デバイス
6.1.3. アルテラと AMPP パートナが提供しているIPコア
6.1.4. アルテラのPLL Reconfig IPコア
6.1.5. Multirate Reconfig Controller (RX)
6.1.6. オーバーサンプラ（RX）
6.1.7. DCFIFO
6.1.8. シンク・ディスプレイ・データ・チャネル（DDC）＆ステータスおよび制御データ・チャネル（SCDC）
6.1.9. トランシーバ・リコンフィギュレーション・コントローラ
6.1.10. VIPバイパスやオーディオ、補助およびInfoFrameバッファ
6.1.11. トランシーバ・ネイティブPHY（TX）— Arria VおとびStratix Vデバイス
6.1.12. トランシーバ・ネイティブPHY（RX）— Arria 10デバイス
6.1.13. トランシーバPHYのリセット・コントローラ
6.1.14. トランシーバPHY IPコア
6.1.15. オーバーサンプラ（TX）
6.1.16. クロック・イネーブル・ジェネレータ
6.1.17. Qsysシステム
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4.1.2. ソース・ビデオ・リサンプラ
コアは、現在のカラー深さに基づいて、ビデオ・データをリサンプリングします。
ビデオ・リサンプラは、ギアボックスとデュアル・クロックFIFO（DCFIFO）で構成されています。
図 8. ソース・ビデオ・リサンプラの信号フロー・ダイアグラム以下の図は、ビデオ・リサンプラのコンポーネントおよびこれらのコンポーネントの間の信号フローを示します。
リサンプリングは、HDMI Specification Ver.1.4bに記載されている推奨位相符号化方式に準拠しています。
- 位相カウンタは、最後のアクティブ・ラインの最後のピクセルの最後のpacking-phase（pp）をレジスタする必要があります。
- リサンプラは、同期をパックするためのGeneral Control Packet（GCP）で取り付けられたシンク・デバイスにpp値を送信します。
図 9. RGB 4:4:4 関連するTMDSチャネルにマッピングするビデオの所与されるラインの最初のピクセルのR、G、およびBコンポーネントはGuard Band文字次のビデオ・データ区間の最初のピクセルに転送されます。
図 10. YCbCr 4:4:4 関連するTMDSチャネルにマッピングする
図 11. ソース・ピクセル・データ入力フォーマットのRGB/YCbCr 4:4:4下の図は、RGB色空間のピクセル・ビット・フィールドのマッピングを示しています。
図 12. YCbCr 4:2:2 関連するTMDSチャネルにマッピングする
Yサンプルの順上位8ビットは、チャネル1の8ビットにマッピングされ、下位4ビットが下位にチャネル0の4ビットをマッピングされます。
ビデオ・データ期間内に送信された最初のピクセルは、次の3つのコンポーネントのY0、Cb0とCr0が含まれています。 Cr0が第2のピクセル期間中に送信される間、Y0とCb0コンポーネントは第1のピクセル期間中に送信されます。この第2のピクセルの期間は、第2のピクセルのY1用の唯一のコンポーネントが含まれています。この方法では、リンクはすべての2つのピクセルに対して1つのCbサンプル毎に、また2つのピクセルに対して1つのCrサンプルを運びます。これら2つのコンポーネント（CbとCr）はリンク上で同じ信号パス上に多重化されます。
図 13. ソース・ピクセル・データ入力フォーマットのYCbCr 4:2:2—12 bpc
4:2:2のデータは、ピクセルあたり2つのコンポーネントのみを必要とします。従って、各コンポーネントは、より多くのビットが割り当てられます。使用可能な24ビットは、YコンポーネントとCコンポーネントのためにそれぞれ12ビットに分割されています。
図 14. YCbCr 4:2:0 関連するTMDSチャネルにマッピングする
2水平の連続する8ビットのYコンポーネントは、この順序で、TMDSチャネル1および2で送信されます。 8ビットのCbまたはCrコンポーネントは、ライン毎にTMDSチャネル0に交互に送信されます。