アルテラのHigh-Definition Multimedia Interface （HDMI） IPコアのユーザー・ガイド

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ID 683798
日付 5/02/2016
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ドキュメント目次
ドキュメント目次 x
1. HDMIクイック・リファレンス 2. HDMI概要 3. HDMIの使用開始に際して 4. HDMIソース 5. HDMIシンク 6. HDMIハードウェアのデモンストレーション 7. HDMIシミ​​ュレーションの例 A. HDMI IPコアのユーザー・ガイドのアーカイブ B. エンベデッド・マルチプライヤ・ユーザー・ガイド改訂履歴
2. HDMI概要 x
2.1. リソースの使用率
3. HDMIの使用開始に際して x
3.1. IPコアのインストールとライセンス 3.2. IPコアのパラメータとオプションの指定
4. HDMIソース x
4.1. ソース機能の説明 4.2. ソース・パラメータ 4.3. ソース・インタフェース 4.4. ソース・クロック周期
4.1. ソース機能の説明 x
4.1.1. ソースTMDS/TERC4エンコーダ 4.1.2. ソース・ビデオ・リサンプラ 4.1.3. Window of Opportunityのジェネレータのソース 4.1.4. ソース補助パケット・エンコーダ 4.1.5. ソース補助パケット・ジェネレータ 4.1.6. ソース補助データパス・マルチプレクサ 4.1.7. ソース補助制御ポート 4.1.8. ソース・オーディオ・エンコーダ
4.1.2. ソース・ビデオ・リサンプラ x
4.1.2.1. マッピング・フォーマット
4.1.7. ソース補助制御ポート x
4.1.7.1. Source General Control Packet 4.1.7.2. Source Auxiliary Video Information (AVI) InfoFrame 4.1.7.3. Source HDMI Vendor Specific InfoFrame (VSI) 4.1.7.4. Source Audio InfoFrame (AI)
4.1.8. ソース・オーディオ・エンコーダ x
4.1.8.15.1.7.1. HDMIオーディオ・フォーマット
5. HDMIシンク x
5.1. シンクの機能説明 5.2. シンク・パラメータ 5.3. シンク・インタフェース 5.4. シンク・クロック・ツリー
5.1. シンクの機能説明 x
5.1.1. シンク・チャネルのワード・アライメントとデスキュー 5.1.2. シンクTMDS/TERC4デコーダ 5.1.3. ソース・ビデオ・リサンプラー 5.1.4. シンク補助デコーダ 5.1.5. シンク補助パケット・キャプチャ 5.1.6. シンク補助データ・ポート 5.1.7. シンク・オーディオ・デコーディング
5.1.5. シンク補助パケット・キャプチャ x
5.1.5.1. シンク一般制御パケット 5.1.5.2. シンクAuxiliary Video Information (AVI) InfoFrame 5.1.5.3. シンクHDMI Vendor Specific InfoFrame (VSI)
5.1.7. シンク・オーディオ・デコーディング x
5.1.7.1. HDMIオーディオ・フォーマット 5.1.7.2. Audio InfoFrame 5.1.7.3. Audio Metadata
5.3. シンク・インタフェース x
5.3.1. Avalon MM管理インタフェース 5.3.2. ステータスおよびコントロール・データ・チャネル・インタフェース
6. HDMIハードウェアのデモンストレーション x
6.1. ハードウェア・デモンストレーション・コンポーネント 6.2. HDMIハードウェア・デモンストレーションの要件 6.3. デモ・チュートリアル
6.1. ハードウェア・デモンストレーション・コンポーネント x
6.1.1. Arria V、Arria V GZおよびStratix VデバイスのトランシーバPLL 6.1.2. トランシーバ・ネイティブPHY (RX)—Arria 10デバイス 6.1.3. アルテラと AMPP パートナが提供しているIPコア 6.1.4. アルテラのPLL Reconfig IPコア 6.1.5. Multirate Reconfig Controller (RX) 6.1.6. オーバーサンプラ（RX） 6.1.7. DCFIFO 6.1.8. シンク・ディスプレイ・データ・チャネル（DDC）＆ステータスおよび制御データ・チャネル（SCDC） 6.1.9. トランシーバ・リコンフィギュレーション・コントローラ 6.1.10. VIPバイパスやオーディオ、補助およびInfoFrameバッファ 6.1.11. トランシーバ・ネイティブPHY（TX）— Arria VおとびStratix Vデバイス 6.1.12. トランシーバ・ネイティブPHY（RX）— Arria 10デバイス 6.1.13. トランシーバPHYのリセット・コントローラ 6.1.14. トランシーバPHY IPコア 6.1.15. オーバーサンプラ（TX） 6.1.16. クロック・イネーブル・ジェネレータ 6.1.17. Qsysシステム
6.1.17. Qsysシステム x
6.1.17.1. HDMIビデ​​オ・ストリームのVIPパススルー 6.1.17.2. ソースSCDCコントローラ 6.1.17.3. トランシーバ・リコンフィギュレーション・コントローラ
6.3. デモ・チュートリアル x
6.3.1. ハードウェアの設定 6.3.2. デザイン・ファイルのダウンロード 6.3.3. デザインの構築とコンパイル 6.3.4. 結果の確認
6.3.4. 結果の確認 x
6.3.4.1. ボタン、DIPスイッチおよびLEDの機能をプッシュ
7. HDMIシミ​​ュレーションの例 x
7.1. シミュレーション実習
1. HDMIクイック・リファレンス
2. HDMI概要
3. HDMIの使用開始に際して
4. HDMIソース
5. HDMIシンク
6. HDMIハードウェアのデモンストレーション
7. HDMIシミ​​ュレーションの例
A. HDMI IPコアのユーザー・ガイドのアーカイブ
B. エンベデッド・マルチプライヤ・ユーザー・ガイド改訂履歴

6.1. ハードウェア・デモンストレーション・コンポーネント

デモ・デザインは、HDMIシンクとソースとの間の直接のHDMIビデ​​オストリームのパススルーを実行するためにVideo and Image Processing (VIP) Suite IPコアやFIFOバッファをインスタンス化します。

リファレンス・デザインには次のコンポーネントが含まれています。

  • HDMI Sink
    • Transceiver Native PHY (RX)
    • Transceiver PHY Reset Controller (RX)
    • Altera PLL
    • Altera PLL Reconfiguration
    • Multirate Reconfiguration Controller (RX)
    • Oversampler (RX)
    • DCFIFO
  • Sink Display Data Channel (DDC) and Status and Control Data Channel (SCDC)
  • Transceiver Reconfiguration Controller
  • VIP bypass and audio, auxiliary and infoframe buffers
  • Qsys system
    • VIP passthrough for HDMI video stream
    • Source SCDC controller
    • HDMI source reconfiguration controller
  • HDMI Source
    • Transceiver Native PHY (TX)
    • Transceiver fPLL
    • Transceiver PHY Reset Controller (TX)
    • Altera PLL
    • Altera PLL Reconfiguration
    • Oversampler (TX)
    • DCFIFO
    • Clock Enable Generator
図 34. HDMIハードウェアのデモンストレーション・ブロック図下の図は、デザインのハイ・レベルのアーキテクチャを示しています。

例の設計アーキテクチャの次の詳細は、ブロック図中の番号に対応しています。

  1. シンクTMDSデータは3つのチャネルがあります：data channel 0 (blue)、data channel 1 (green)、およびdata channel 2 (red)。
  2. Oversampler（RX）とデュアル・クロックFIFO（DCFIFO）のインスタンスは、各TMDSデータ・チャネル（0,1,2）のために複製されます。
  3. HDMI RXコアの各カラー・チャネルの映像データ入力幅はチャネルあたりRXトランシーバPCS-PLDパラレルデータの幅に相当します。
  4. 各カラーチャネルは、色ごとに16ビットに固定されています。 HDMI RXコアのビデオ・データ出力幅はクロックあたりのシンボルの値* 16 * 3 ​​に相当します。
  5. Clocked Video Input（CVI）とClocked Video Output（CVO）IPコアのビデオ・データ入力幅は、NUMBER_OF_PIXELS_IN_PARALLEL * BITS_PER_PIXEL_PER_COLOR_PLANE * NUMBER_OF_COLOR_PLANESの値と同等です。HDMIコアとインターフェースするために、NUMBER_OF_PIXELS_IN_PARALLEL、BITS_PER_PIXEL_PER_COLOR_PLANE、およびNUMBER_OF_COLOR_PLANESの値は、それぞれクロック、16と3あたりのシンボルと一致する必要があります。
  6. HDMI TXコアのビデオ・データ入力幅は、 symbols per clock*16*3 ​​に相当します。CVO IPコア（VIPパススルー）またはDCFIFO（VIPバイパス）からの映像データを選択するために、ユーザー・スイッチを使用することができます。
  7. HDMI TXコアの各カラー・チャネルの映像データ出力幅は、チャネルあたりTXトランシーバPCS-PLDパラレルデータの幅に相当します。
  8. DCFIFOおよびOversampler（TX）のインスタンスは各TMDSデータ・チャネル（0、1、2）およびクロック・チャネルのために複製されます。
  9. Oversampler（TX）は、クロックがDCFIFOからデータを読み取るためにイネーブル信号を使用します。
  10. ソースTMDSデータは、4つのチャネルを有しています：Data channel 0 (blue)、data channel 1 (green)、data channel 2 (red)、およびClock Channel。
  11. トランシーバFPLL IPコアに、Arria 10デバイスでのTXトランシーバに外部からインスタンス化されます。トランシーバPLLはArria VおよびStratix VデバイスでTXトランシーバ内に埋め込まれています。
  12. RXマルチレート・リコンフィギュレーション・コントローラは、340 MCSC（のHDMI 1.4b）以下と340 MCSC（HDMI 2.0）上記のTMDS文字率との間で適切なRXの再構成を実行するためにTMDS_Bit_clock_ Ratioポートのステータスが必要です。ポートのステータスは、適切なTXの再構成を実行するには、Nios IIプロセッサとHDMI TXコアが必要とするものであり、スクランブルされています。
  13. HDMI PLL、RXトランシーバからのリセット制御信号とロック・ステータス信号は、コントローラとHDMI RXコアをリセットします。
  14. HDMI PLL、TX Transceiver Reset Controller、およびHDMI TXコアのリセットとオーバーサンプリング制御信号です。HDMIシンクからロック状態と速度検出尺度有効信号は、TXのリコンフィギュレーション・プロセスを開始します。
  15. 双方向のコンフィギュレーションのためのトライステート・バッファ付きのI2 C SCL、SDAライン。 Arria 10デバイスにはアルテラGPIOのIPコアを使用して、Arria VおよびStratix VデバイスにはALTIOBUF IPコアを使用してください。
  16. SCDCは主に、シンクTMDSコンフィギュレーション・レジスタのTMDS_Bit_Clock_RatioとScrambler_Enableビットを更新するためのソースのためにデザインされています。 HDMI RXコアは、このリリースのSCDC読み出し要求機能をサポートしていません。
レベル 2 の表題