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6.1.1. Arria V、Arria V GZおよびStratix VデバイスのトランシーバPLL
6.1.2. トランシーバ・ネイティブPHY (RX)—Arria 10デバイス
6.1.3. アルテラと AMPP パートナが提供しているIPコア
6.1.4. アルテラのPLL Reconfig IPコア
6.1.5. Multirate Reconfig Controller (RX)
6.1.6. オーバーサンプラ(RX)
6.1.7. DCFIFO
6.1.8. シンク・ディスプレイ・データ・チャネル(DDC)&ステータスおよび制御データ・チャネル(SCDC)
6.1.9. トランシーバ・リコンフィギュレーション・コントローラ
6.1.10. VIPバイパスやオーディオ、補助およびInfoFrameバッファ
6.1.11. トランシーバ・ネイティブPHY(TX)— Arria VおとびStratix Vデバイス
6.1.12. トランシーバ・ネイティブPHY(RX)— Arria 10デバイス
6.1.13. トランシーバPHYのリセット・コントローラ
6.1.14. トランシーバPHY IPコア
6.1.15. オーバーサンプラ(TX)
6.1.16. クロック・イネーブル・ジェネレータ
6.1.17. Qsysシステム
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5.1.2. シンクTMDS/TERC4デコーダ
シンクTMDS/TERC4デコーダは、HDMI/DVI規格に従います。 ビデオ・データがTMDSアルゴリズムを使用してエンコードされ、補助データはTERC4アルゴリズムを用いて符号化されます。
シンク・コアは、TMDS/TERC4デコーダに整列チャネルを供給します。デコーダは1、2、または4 TMDSシンボルでクロックごとに動作するようにパラメータ化することができます。クロックあたり2または4 TMDSシンボルを選択した場合、デコーダは、クロックあたり2または4復号されたシンボルを生成します。クロック出力ごとに復号されたシンボルは、ロー・エンドのFPGAデバイス上の高ピクセル・クロックの解像度をサポートしています。