アルテラのHigh-Definition Multimedia Interface （HDMI） IPコアのユーザー・ガイド

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ID 683798
日付 5/02/2016
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ドキュメント目次
ドキュメント目次 x
1. HDMIクイック・リファレンス 2. HDMI概要 3. HDMIの使用開始に際して 4. HDMIソース 5. HDMIシンク 6. HDMIハードウェアのデモンストレーション 7. HDMIシミ​​ュレーションの例 A. HDMI IPコアのユーザー・ガイドのアーカイブ B. エンベデッド・マルチプライヤ・ユーザー・ガイド改訂履歴
2. HDMI概要 x
2.1. リソースの使用率
3. HDMIの使用開始に際して x
3.1. IPコアのインストールとライセンス 3.2. IPコアのパラメータとオプションの指定
4. HDMIソース x
4.1. ソース機能の説明 4.2. ソース・パラメータ 4.3. ソース・インタフェース 4.4. ソース・クロック周期
4.1. ソース機能の説明 x
4.1.1. ソースTMDS/TERC4エンコーダ 4.1.2. ソース・ビデオ・リサンプラ 4.1.3. Window of Opportunityのジェネレータのソース 4.1.4. ソース補助パケット・エンコーダ 4.1.5. ソース補助パケット・ジェネレータ 4.1.6. ソース補助データパス・マルチプレクサ 4.1.7. ソース補助制御ポート 4.1.8. ソース・オーディオ・エンコーダ
4.1.2. ソース・ビデオ・リサンプラ x
4.1.2.1. マッピング・フォーマット
4.1.7. ソース補助制御ポート x
4.1.7.1. Source General Control Packet 4.1.7.2. Source Auxiliary Video Information (AVI) InfoFrame 4.1.7.3. Source HDMI Vendor Specific InfoFrame (VSI) 4.1.7.4. Source Audio InfoFrame (AI)
4.1.8. ソース・オーディオ・エンコーダ x
4.1.8.15.1.7.1. HDMIオーディオ・フォーマット
5. HDMIシンク x
5.1. シンクの機能説明 5.2. シンク・パラメータ 5.3. シンク・インタフェース 5.4. シンク・クロック・ツリー
5.1. シンクの機能説明 x
5.1.1. シンク・チャネルのワード・アライメントとデスキュー 5.1.2. シンクTMDS/TERC4デコーダ 5.1.3. ソース・ビデオ・リサンプラー 5.1.4. シンク補助デコーダ 5.1.5. シンク補助パケット・キャプチャ 5.1.6. シンク補助データ・ポート 5.1.7. シンク・オーディオ・デコーディング
5.1.5. シンク補助パケット・キャプチャ x
5.1.5.1. シンク一般制御パケット 5.1.5.2. シンクAuxiliary Video Information (AVI) InfoFrame 5.1.5.3. シンクHDMI Vendor Specific InfoFrame (VSI)
5.1.7. シンク・オーディオ・デコーディング x
5.1.7.1. HDMIオーディオ・フォーマット 5.1.7.2. Audio InfoFrame 5.1.7.3. Audio Metadata
5.3. シンク・インタフェース x
5.3.1. Avalon MM管理インタフェース 5.3.2. ステータスおよびコントロール・データ・チャネル・インタフェース
6. HDMIハードウェアのデモンストレーション x
6.1. ハードウェア・デモンストレーション・コンポーネント 6.2. HDMIハードウェア・デモンストレーションの要件 6.3. デモ・チュートリアル
6.1. ハードウェア・デモンストレーション・コンポーネント x
6.1.1. Arria V、Arria V GZおよびStratix VデバイスのトランシーバPLL 6.1.2. トランシーバ・ネイティブPHY (RX)—Arria 10デバイス 6.1.3. アルテラと AMPP パートナが提供しているIPコア 6.1.4. アルテラのPLL Reconfig IPコア 6.1.5. Multirate Reconfig Controller (RX) 6.1.6. オーバーサンプラ（RX） 6.1.7. DCFIFO 6.1.8. シンク・ディスプレイ・データ・チャネル（DDC）＆ステータスおよび制御データ・チャネル（SCDC） 6.1.9. トランシーバ・リコンフィギュレーション・コントローラ 6.1.10. VIPバイパスやオーディオ、補助およびInfoFrameバッファ 6.1.11. トランシーバ・ネイティブPHY（TX）— Arria VおとびStratix Vデバイス 6.1.12. トランシーバ・ネイティブPHY（RX）— Arria 10デバイス 6.1.13. トランシーバPHYのリセット・コントローラ 6.1.14. トランシーバPHY IPコア 6.1.15. オーバーサンプラ（TX） 6.1.16. クロック・イネーブル・ジェネレータ 6.1.17. Qsysシステム
6.1.17. Qsysシステム x
6.1.17.1. HDMIビデ​​オ・ストリームのVIPパススルー 6.1.17.2. ソースSCDCコントローラ 6.1.17.3. トランシーバ・リコンフィギュレーション・コントローラ
6.3. デモ・チュートリアル x
6.3.1. ハードウェアの設定 6.3.2. デザイン・ファイルのダウンロード 6.3.3. デザインの構築とコンパイル 6.3.4. 結果の確認
6.3.4. 結果の確認 x
6.3.4.1. ボタン、DIPスイッチおよびLEDの機能をプッシュ
7. HDMIシミ​​ュレーションの例 x
7.1. シミュレーション実習
1. HDMIクイック・リファレンス
2. HDMI概要
3. HDMIの使用開始に際して
4. HDMIソース
5. HDMIシンク
6. HDMIハードウェアのデモンストレーション
7. HDMIシミ​​ュレーションの例
A. HDMI IPコアのユーザー・ガイドのアーカイブ
B. エンベデッド・マルチプライヤ・ユーザー・ガイド改訂履歴

6.1.1. Arria V、Arria V GZおよびStratix VデバイスのトランシーバPLL

  • Arria Vデバイスのトランシーバ・クロッキング
    • 最大3400 MbpsまでTMDSビット・レートを操作するには、クロック当たり2シンボルでHDMI RXコアとのPCS – PLDインタフェースで20ビットでTransceiver Native PHYを設定します。 PCS – PLDインタフェース幅が20ビットになると、最小リンク速度は611 Mbpsです。
    • 最大6000 MbpsまでTMDSビット・レートを操作するには、クロック当たり4シンボルでHDMI RXコアと40ビットでのTransceiver Native PHYを設定します。
    • PCS – PLDインタフェース幅が40ビットになると、最小リンク速度は1000 Mbpsです。
    • オーバーサンプリングは、最小リンク速度を下回っているTMDSビット・レートのために必要とされます。
  • Stratix Vデバイスのトランシーバ・ネイティブPHY
    • 最大6,000 MbpsまでTMDSビット・レートを操作するには、クロック当たり2シンボルでHDMI RXコアとのPCS – PLDインタフェースで20ビットでTransceiver Native PHYを設定します。
    • PCS – PLDインタフェース幅が20ビットになると、最小リンク速度は611 Mbpsです。
表 27.  Arria VおよびStratix VのTransceiver Native PHY （RX）の設定値（6000 Mbps） この表に、Arria VおよびStratix VのTransceiver Native PHY （RX）6,000 MbpsでのTMDSビット・レートのコンフィギュレーション設定の例を示しています。
パラメータ 設定
データパスのオプション
Enable TX bitslip オフ
Enable RX datapath オン
Enable Standard PCS オン
Initial PCS datapath selection スタンダード
Number of data channels 3
Enable simplified data interface オン
RX PMA
Data rate 6,000 Mbps
Enable dynamic reconfiguration オン
Number of CDR reference clocks 2 1
Selected CDR reference clock 0 1
Selected CDR reference clock frequency 600 MHz
PPM detector threshold 1,000: XAUI
Enable rx_pma_clkout port オン
Enable rx_is_lockedtodata port オン
Enable rx_is_lockedtoref port オン
Enable rx_set_locktodata and rx_set_locktoref ports オン
スタンダードPCS
Standard PCS protocol 基本
Standard PCS / PMA interface width
  • 10（クロック当たり1シンボル）
  • 20（クロック当たり2および4シンボル）
Enable RX byte deserializer
  • 20（クロック当たり1および2シンボル）
  • オン（クロック当たり4シンボル）
表 28.  Arria VおよびStratix Vトランシーバ・ネイティブPHY（RX）共通インタフェース・ポートArria VおよびStratix Vトランシーバ・ネイティブPHY（RX）共通インタフェース・ポート
信号 入力/出力 説明
クロック
32、1、0 入力

RX CDRの入力基準クロック。

  • 250 Mbpsから6000 Mbpsに任意の広いデータ・レート範囲をサポートするには、汎用コアとPLLがTMDSクロックから、より高いクロック周波数を取得する必要があります。最小のトランシーバ・データ・レート（例えば、611 Mbpsまたは1,000 Mbps）の以下のデータ・レートに対してオーバーサンプリングされたストリームを作成するために、より高いクロック周波数を必要とします。
  • TMDSクロック・ピンはトランシーバ専用基準クロック・ピンに配線されている場合、1つだけのトランシーバのリファレンス・クロック入力を作成する必要があります。トランシーバを駆動するための汎用コアとPLLのための基準クロックとしてのTMDSクロックを使用することができます。
  • Bitec HDMI 2.0 HSMCドーターカードを使用する場合、TMDSクロック・ピンは、トランシーバのシリアル・データ・ピンにルーティングされます。この場合、一般的なコアPLLの基準クロックとしてのTMDSクロックを使用するように、クロックはまた、トランシーバ専用基準クロックを駆動しなければなりません。 TMDSクロックへの一般的なコアPLL出力とビット1、ビット0を接続し、0で選択されたCDR基準クロックを設定します。
rx_std_clkout[2:0] 出力

RXパラレル・クロック出力。

  • CDR回路は、CDRは、ロック・ツー・データ・モードで構成されているRXデータ・ストリームからRXパラレル・クロックを回復します。
  • RXパラレル・クロックは、CDRは、ロック・ツー・リファレンス・モードに設定されているCDR基準クロックの反映です。
rx_std_coreclkin[2:0] 入力

RX FIFOの読み出し側のクロックを駆動するRXパラレル・クロックです。

rx_std_clkoutポートに接続します。

rx_pma_clkout[2:0] 出力

PMAからRXパラレル・クロック（リカバリ・クロック）出力。

未接続のままにしておきます。
リセット
rx_analogreset[<n>2:0] 入力

アクティブHigh、エッジ検出、非同期リセット信号。

アサートされると、RX CDR回路、デシリアライザをリセットします。

トランシーバPHY リセット・コントローラIPコアに接続します。
rx_digitalreset[<n>2:0] 入力

アクティブHigh、エッジ検出、非同期リセット信号。

アサートされると、RXデータ・パスのデジタル・コンポーネントをリセットします。

トランシーバPHY リセット・コントローラIPコアに接続します。
PMAポート
rx_set_locktoref[<n>2:0] 入力

アサートされると、プログラムは、RX CDRは、手動でリファレンス・モードにロックします。リファレンス・モードにロックがrx_set_locktorefとrx_set_locktodataを使用して、リセット・シーケンスを制御することができます。

マルチレート・リコンフィギュレーション・コントローラ（RX）は、オーバーサンプリング・モードが必要な場合、このポートを1に設定します。それ以外の場合、このポートが0に設定されています。

リセット・シーケンスの手動制御についてくわしくは、Arria V/Stratix Vデバイスでのトランシーバ・リセット・コントロールの「トランシーバ・リセット・シーケンス」を参照してください。
rx_set_locktodata[<n>2:0] 入力 常に0に駆動されます。rx_set_locktorefが1に駆動されると、CDRは、 lock-to-referenceモードに設定されています。それ以外の場合は、CDRは、 lock-to-dataモードに構成されています。
rx_is_lockedtoref[<n>2:0] 出力 アサートされると、CDRは、入力基準クロックにロックされています。 rx_set_locktorefが 1のときにTransceiver PHY Reset Controller IPコアのrx_is_lockedtodataポートにこのポートを接続します。
rx_is_lockedtodata[<n>2:0] 出力 アサートされると、CDRは、着信データにロックされています。rx_set_locktorefが0のときにTransceiver PHY Reset Controller IPコアのrx_is_lockedtodata ポートにこのポートを接続します。
rx_serial_data[<n>2:0] 入力 RX差動シリアル入力データ
PCSポート
unused_rx_parallel_data 出力 未接続のままにしておきます。
rx_parallel_data[-1:0] 出力 PCS RXパラレル・データ。
注: S=クロック当たりシンボル
キャリブレーション・ステータス・ポート
rx_cal_busy[<n>2:0] 出力 アサートされると、最初のRXキャリブレーションが進行中であることを示します。リコンフィギュレーション・コントローラがリセットされている場合、このポートもアサートされています。トランシーバPHYリセット・コントローラIPコアに接続します。
リコンフィギュレーション・ポート
reconfig_to_xcvr[209:0] 入力 トランシーバ・リコンフィギュレーション・コントローラへのリコンフィギュレーション信号です。
reconfig_from_xcvr[137:0] 出力 トランシーバ・リコンフィギュレーション・コントローラへのリコンフィギュレーション信号です。
1 Bitec HDMI 2.0 HSMCドーターカードは、トランシーバ・シリアル・データ・ピンへのTMDSクロック・ピンを配線します。 また、HDMI PLLを駆動するTMDSクロックを使用するには、TMDSクロックは、トランシーバ専用基準クロック・ピンを駆動しなければなりません。 CDR基準クロックの数は2です（それは、TMDSクロックで駆動される基準クロック1（未使用）およびHDMI PLL出力クロックで駆動される基準クロック0である）。選択されたCDR基準クロックは0に固定されます。
レベル 2 の表題