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Ixiasoft
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6.1.1. Arria V、Arria V GZおよびStratix VデバイスのトランシーバPLL
- Arria Vデバイスのトランシーバ・クロッキング
- 最大3400 MbpsまでTMDSビット・レートを操作するには、クロック当たり2シンボルでHDMI RXコアとのPCS – PLDインタフェースで20ビットでTransceiver Native PHYを設定します。 PCS – PLDインタフェース幅が20ビットになると、最小リンク速度は611 Mbpsです。
- 最大6000 MbpsまでTMDSビット・レートを操作するには、クロック当たり4シンボルでHDMI RXコアと40ビットでのTransceiver Native PHYを設定します。
- PCS – PLDインタフェース幅が40ビットになると、最小リンク速度は1000 Mbpsです。
- オーバーサンプリングは、最小リンク速度を下回っているTMDSビット・レートのために必要とされます。
- Stratix Vデバイスのトランシーバ・ネイティブPHY
- 最大6,000 MbpsまでTMDSビット・レートを操作するには、クロック当たり2シンボルでHDMI RXコアとのPCS – PLDインタフェースで20ビットでTransceiver Native PHYを設定します。
- PCS – PLDインタフェース幅が20ビットになると、最小リンク速度は611 Mbpsです。
パラメータ | 設定 |
---|---|
データパスのオプション | |
Enable TX bitslip | オフ |
Enable RX datapath | オン |
Enable Standard PCS | オン |
Initial PCS datapath selection | スタンダード |
Number of data channels | 3 |
Enable simplified data interface | オン |
RX PMA | |
Data rate | 6,000 Mbps |
Enable dynamic reconfiguration | オン |
Number of CDR reference clocks | 2 1 |
Selected CDR reference clock | 0 1 |
Selected CDR reference clock frequency | 600 MHz |
PPM detector threshold | 1,000: XAUI |
Enable rx_pma_clkout port | オン |
Enable rx_is_lockedtodata port | オン |
Enable rx_is_lockedtoref port | オン |
Enable rx_set_locktodata and rx_set_locktoref ports | オン |
スタンダードPCS | |
Standard PCS protocol | 基本 |
Standard PCS / PMA interface width |
|
Enable RX byte deserializer |
|
信号 | 入力/出力 | 説明 |
---|---|---|
クロック | ||
32、1、0 | 入力 | RX CDRの入力基準クロック。
|
rx_std_clkout[2:0] | 出力 | RXパラレル・クロック出力。
|
rx_std_coreclkin[2:0] | 入力 | RX FIFOの読み出し側のクロックを駆動するRXパラレル・クロックです。 rx_std_clkoutポートに接続します。 |
rx_pma_clkout[2:0] | 出力 | PMAからRXパラレル・クロック(リカバリ・クロック)出力。 未接続のままにしておきます。 |
リセット | ||
rx_analogreset[<n>2:0] | 入力 | アクティブHigh、エッジ検出、非同期リセット信号。 アサートされると、RX CDR回路、デシリアライザをリセットします。 トランシーバPHY リセット・コントローラIPコアに接続します。 |
rx_digitalreset[<n>2:0] | 入力 | アクティブHigh、エッジ検出、非同期リセット信号。 アサートされると、RXデータ・パスのデジタル・コンポーネントをリセットします。 トランシーバPHY リセット・コントローラIPコアに接続します。 |
PMAポート | ||
rx_set_locktoref[<n>2:0] | 入力 | アサートされると、プログラムは、RX CDRは、手動でリファレンス・モードにロックします。リファレンス・モードにロックがrx_set_locktorefとrx_set_locktodataを使用して、リセット・シーケンスを制御することができます。 マルチレート・リコンフィギュレーション・コントローラ(RX)は、オーバーサンプリング・モードが必要な場合、このポートを1に設定します。それ以外の場合、このポートが0に設定されています。 リセット・シーケンスの手動制御についてくわしくは、Arria V/Stratix Vデバイスでのトランシーバ・リセット・コントロールの「トランシーバ・リセット・シーケンス」を参照してください。 |
rx_set_locktodata[<n>2:0] | 入力 | 常に0に駆動されます。rx_set_locktorefが1に駆動されると、CDRは、 lock-to-referenceモードに設定されています。それ以外の場合は、CDRは、 lock-to-dataモードに構成されています。 |
rx_is_lockedtoref[<n>2:0] | 出力 | アサートされると、CDRは、入力基準クロックにロックされています。 rx_set_locktorefが 1のときにTransceiver PHY Reset Controller IPコアのrx_is_lockedtodataポートにこのポートを接続します。 |
rx_is_lockedtodata[<n>2:0] | 出力 | アサートされると、CDRは、着信データにロックされています。rx_set_locktorefが0のときにTransceiver PHY Reset Controller IPコアのrx_is_lockedtodata ポートにこのポートを接続します。 |
rx_serial_data[<n>2:0] | 入力 | RX差動シリアル入力データ |
PCSポート | ||
unused_rx_parallel_data | 出力 | 未接続のままにしておきます。 |
rx_parallel_data[-1:0] | 出力 | PCS RXパラレル・データ。
注: S=クロック当たりシンボル
|
キャリブレーション・ステータス・ポート | ||
rx_cal_busy[<n>2:0] | 出力 | アサートされると、最初のRXキャリブレーションが進行中であることを示します。リコンフィギュレーション・コントローラがリセットされている場合、このポートもアサートされています。トランシーバPHYリセット・コントローラIPコアに接続します。 |
リコンフィギュレーション・ポート | ||
reconfig_to_xcvr[209:0] | 入力 | トランシーバ・リコンフィギュレーション・コントローラへのリコンフィギュレーション信号です。 |
reconfig_from_xcvr[137:0] | 出力 | トランシーバ・リコンフィギュレーション・コントローラへのリコンフィギュレーション信号です。 |