アルテラのHigh-Definition Multimedia Interface （HDMI） IPコアのユーザー・ガイド

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ID 683798
日付 5/02/2016
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ドキュメント目次
ドキュメント目次 x
1. HDMIクイック・リファレンス 2. HDMI概要 3. HDMIの使用開始に際して 4. HDMIソース 5. HDMIシンク 6. HDMIハードウェアのデモンストレーション 7. HDMIシミ​​ュレーションの例 A. HDMI IPコアのユーザー・ガイドのアーカイブ B. エンベデッド・マルチプライヤ・ユーザー・ガイド改訂履歴
2. HDMI概要 x
2.1. リソースの使用率
3. HDMIの使用開始に際して x
3.1. IPコアのインストールとライセンス 3.2. IPコアのパラメータとオプションの指定
4. HDMIソース x
4.1. ソース機能の説明 4.2. ソース・パラメータ 4.3. ソース・インタフェース 4.4. ソース・クロック周期
4.1. ソース機能の説明 x
4.1.1. ソースTMDS/TERC4エンコーダ 4.1.2. ソース・ビデオ・リサンプラ 4.1.3. Window of Opportunityのジェネレータのソース 4.1.4. ソース補助パケット・エンコーダ 4.1.5. ソース補助パケット・ジェネレータ 4.1.6. ソース補助データパス・マルチプレクサ 4.1.7. ソース補助制御ポート 4.1.8. ソース・オーディオ・エンコーダ
4.1.2. ソース・ビデオ・リサンプラ x
4.1.2.1. マッピング・フォーマット
4.1.7. ソース補助制御ポート x
4.1.7.1. Source General Control Packet 4.1.7.2. Source Auxiliary Video Information (AVI) InfoFrame 4.1.7.3. Source HDMI Vendor Specific InfoFrame (VSI) 4.1.7.4. Source Audio InfoFrame (AI)
4.1.8. ソース・オーディオ・エンコーダ x
4.1.8.15.1.7.1. HDMIオーディオ・フォーマット
5. HDMIシンク x
5.1. シンクの機能説明 5.2. シンク・パラメータ 5.3. シンク・インタフェース 5.4. シンク・クロック・ツリー
5.1. シンクの機能説明 x
5.1.1. シンク・チャネルのワード・アライメントとデスキュー 5.1.2. シンクTMDS/TERC4デコーダ 5.1.3. ソース・ビデオ・リサンプラー 5.1.4. シンク補助デコーダ 5.1.5. シンク補助パケット・キャプチャ 5.1.6. シンク補助データ・ポート 5.1.7. シンク・オーディオ・デコーディング
5.1.5. シンク補助パケット・キャプチャ x
5.1.5.1. シンク一般制御パケット 5.1.5.2. シンクAuxiliary Video Information (AVI) InfoFrame 5.1.5.3. シンクHDMI Vendor Specific InfoFrame (VSI)
5.1.7. シンク・オーディオ・デコーディング x
5.1.7.1. HDMIオーディオ・フォーマット 5.1.7.2. Audio InfoFrame 5.1.7.3. Audio Metadata
5.3. シンク・インタフェース x
5.3.1. Avalon MM管理インタフェース 5.3.2. ステータスおよびコントロール・データ・チャネル・インタフェース
6. HDMIハードウェアのデモンストレーション x
6.1. ハードウェア・デモンストレーション・コンポーネント 6.2. HDMIハードウェア・デモンストレーションの要件 6.3. デモ・チュートリアル
6.1. ハードウェア・デモンストレーション・コンポーネント x
6.1.1. Arria V、Arria V GZおよびStratix VデバイスのトランシーバPLL 6.1.2. トランシーバ・ネイティブPHY (RX)—Arria 10デバイス 6.1.3. アルテラと AMPP パートナが提供しているIPコア 6.1.4. アルテラのPLL Reconfig IPコア 6.1.5. Multirate Reconfig Controller (RX) 6.1.6. オーバーサンプラ（RX） 6.1.7. DCFIFO 6.1.8. シンク・ディスプレイ・データ・チャネル（DDC）＆ステータスおよび制御データ・チャネル（SCDC） 6.1.9. トランシーバ・リコンフィギュレーション・コントローラ 6.1.10. VIPバイパスやオーディオ、補助およびInfoFrameバッファ 6.1.11. トランシーバ・ネイティブPHY（TX）— Arria VおとびStratix Vデバイス 6.1.12. トランシーバ・ネイティブPHY（RX）— Arria 10デバイス 6.1.13. トランシーバPHYのリセット・コントローラ 6.1.14. トランシーバPHY IPコア 6.1.15. オーバーサンプラ（TX） 6.1.16. クロック・イネーブル・ジェネレータ 6.1.17. Qsysシステム
6.1.17. Qsysシステム x
6.1.17.1. HDMIビデ​​オ・ストリームのVIPパススルー 6.1.17.2. ソースSCDCコントローラ 6.1.17.3. トランシーバ・リコンフィギュレーション・コントローラ
6.3. デモ・チュートリアル x
6.3.1. ハードウェアの設定 6.3.2. デザイン・ファイルのダウンロード 6.3.3. デザインの構築とコンパイル 6.3.4. 結果の確認
6.3.4. 結果の確認 x
6.3.4.1. ボタン、DIPスイッチおよびLEDの機能をプッシュ
7. HDMIシミ​​ュレーションの例 x
7.1. シミュレーション実習
1. HDMIクイック・リファレンス
2. HDMI概要
3. HDMIの使用開始に際して
4. HDMIソース
5. HDMIシンク
6. HDMIハードウェアのデモンストレーション
7. HDMIシミ​​ュレーションの例
A. HDMI IPコアのユーザー・ガイドのアーカイブ
B. エンベデッド・マルチプライヤ・ユーザー・ガイド改訂履歴

6.1.11. トランシーバ・ネイティブPHY（TX）— Arria VおとびStratix Vデバイス

Arria VおよびStratix Vのトランシーバ・ネイティブPHY（TX）のコンフィギュレーション設定は、通常、RXと同じです。

表 33.  Arria VおよびStratix Vのトランシーバ・ネイティブPHY（RX）共通インタフェース・ポートこの表に、Arria VおよびStratix Vのトランシーバ・ネイティブPHY （TX）6,000 MbpsでのTMDSビット・レートの構成設定の例を示しています。
パラメータ 設定
データパスのオプション
Enable TX bitslip On
Enable RX datapath Off
Enable Standard PCS On
Initial PCS datapath selection Standard
Number of data channels 4
Bonding mode xN
Enable simplified data interface On
TX PMA
Data rate 6,000 Mbps
TX local clock division factor 1
Enable TX PLL dynamic reconfiguration Off
Use external TX PLL Off
Number of TX PLLs 1
Main TX PLL logical index 0
Number of PLL reference clocks 1
PLL type CMU
Reference clock frequency 600 MHz
Selected reference clock source 0
Selected clock network xN
スタンダードPCS
Standard PCS protocol Basic
Standard PCS / PMA interface width
  • 10（クロック当たり1シンボル）
  • 20（クロック当たり2および4シンボル）
Enable TX byte serializer
  • オフ（クロック当たり1および2シンボル）
  • オン（クロック当たり4シンボル）
表 34.  Arria VおよびStratix Vのトランシーバ・ネイティブPHY（RX）共通インタフェース・ポートこの表は、Arria 10トランシーバ・ネイティブPHY（RX）共通インタフェース・ポートを説明します。
信号 入力/出力 説明
クロック
tx_pll_refclk 入力

PLLへのリファレンス・クロック入力。
tx_std_clkout[3:0] 出力

TXパラレル・クロック出力。
tx_std_coreclkin[3:0] 入力

TX位相補償FIFOの書き込み側を駆動するTXパラレル・クロック。

rx_std_clkoutポートに接続します。

リセット
tx_analogreset[<n>3:0] 入力

アサートされると、TX PMA内のすべてのブロックをリセットします。

トランシーバPHY リセット・コントローラIPコアに接続します。
tx_digitalreset[<n>3:0] 入力

アサートされると、TX PCS内のすべてのブロックをリセットします。

トランシーバPHY リセット・コントローラIPコアに接続します。
TX PLL
pll_powerdown 入力

アサートされるとPHY全体をリセットします。

トランシーバPHY リセット・コントローラ（TX）IPコアに接続します。
pll_locked 出力

アサートされる場合、TX PLLがロックされることを示します。

トランシーバPHY リセット・コントローラ（TX）IPコアに接続します。
PCSポート
unused_tx_parallel_data 入力 未接続のままにしておきます。
tx_parallel_data[-1:0] 入力 PCS RXパラレル・データ。
注: S=クロック当たりのシンボル
PMAポート
tx_serial_data[<n>3:0] 出力 TXシリアル出力データ。
キャリブレーション・ステータス・ポート
tx_cal_busy[<n>3:0] 出力 アサートされると、最初のTXキャリブレーションが進行中であることを示します。リコンフィギュレーション・コントローラがリセットされている場合、このポートもアサートされています。トランシーバPHYリセット・コントローラIPコアに接続します。
リコンフィギュレーション・ポート
reconfig_to_xcvr[349:0] 入力 トランシーバ・リコンフィギュレーション・コントローラへのリコンフィギュレーション信号です。
reconfig_from_xcvr[229:0] 出力 トランシーバ・リコンフィギュレーション・コントローラへのリコンフィギュレーション信号です。
レベル 2 の表題