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6.1.1. Arria V、Arria V GZおよびStratix VデバイスのトランシーバPLL
6.1.2. トランシーバ・ネイティブPHY (RX)—Arria 10デバイス
6.1.3. アルテラと AMPP パートナが提供しているIPコア
6.1.4. アルテラのPLL Reconfig IPコア
6.1.5. Multirate Reconfig Controller (RX)
6.1.6. オーバーサンプラ(RX)
6.1.7. DCFIFO
6.1.8. シンク・ディスプレイ・データ・チャネル(DDC)&ステータスおよび制御データ・チャネル(SCDC)
6.1.9. トランシーバ・リコンフィギュレーション・コントローラ
6.1.10. VIPバイパスやオーディオ、補助およびInfoFrameバッファ
6.1.11. トランシーバ・ネイティブPHY(TX)— Arria VおとびStratix Vデバイス
6.1.12. トランシーバ・ネイティブPHY(RX)— Arria 10デバイス
6.1.13. トランシーバPHYのリセット・コントローラ
6.1.14. トランシーバPHY IPコア
6.1.15. オーバーサンプラ(TX)
6.1.16. クロック・イネーブル・ジェネレータ
6.1.17. Qsysシステム
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5.4. シンク・クロック・ツリー
シンク・コアが異なるクロックを使用しています。
ロジックは、3つのCDRクロック(rx_clk[2:0])を使用してコアにトランシーバ・データをクロックします。
TMDSとTERC4復号は、link-speed clock (ls_clk)で行われます。シンクは、ピクセル・データをリサンプリングし、video pixel clock (vid_clk)におけるコアの出力でデータを提示します。
ピクセル・データ・クロック(HDMI仕様内で)は、使用するビデオ・フォーマットに依存します。
HDMIシンクでは、データを受信するために3レシーバ・チャネルをインスタンス化する必要があります。
図 33. シンク・クロック・ツリー図は、異なるクロックがシンク・コアのために選択することができる方法を示しています。