アルテラのHigh-Definition Multimedia Interface （HDMI） IPコアのユーザー・ガイド

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ID 683798
日付 5/02/2016
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ドキュメント目次
ドキュメント目次 x
1. HDMIクイック・リファレンス 2. HDMI概要 3. HDMIの使用開始に際して 4. HDMIソース 5. HDMIシンク 6. HDMIハードウェアのデモンストレーション 7. HDMIシミ​​ュレーションの例 A. HDMI IPコアのユーザー・ガイドのアーカイブ B. エンベデッド・マルチプライヤ・ユーザー・ガイド改訂履歴
2. HDMI概要 x
2.1. リソースの使用率
3. HDMIの使用開始に際して x
3.1. IPコアのインストールとライセンス 3.2. IPコアのパラメータとオプションの指定
4. HDMIソース x
4.1. ソース機能の説明 4.2. ソース・パラメータ 4.3. ソース・インタフェース 4.4. ソース・クロック周期
4.1. ソース機能の説明 x
4.1.1. ソースTMDS/TERC4エンコーダ 4.1.2. ソース・ビデオ・リサンプラ 4.1.3. Window of Opportunityのジェネレータのソース 4.1.4. ソース補助パケット・エンコーダ 4.1.5. ソース補助パケット・ジェネレータ 4.1.6. ソース補助データパス・マルチプレクサ 4.1.7. ソース補助制御ポート 4.1.8. ソース・オーディオ・エンコーダ
4.1.2. ソース・ビデオ・リサンプラ x
4.1.2.1. マッピング・フォーマット
4.1.7. ソース補助制御ポート x
4.1.7.1. Source General Control Packet 4.1.7.2. Source Auxiliary Video Information (AVI) InfoFrame 4.1.7.3. Source HDMI Vendor Specific InfoFrame (VSI) 4.1.7.4. Source Audio InfoFrame (AI)
4.1.8. ソース・オーディオ・エンコーダ x
4.1.8.15.1.7.1. HDMIオーディオ・フォーマット
5. HDMIシンク x
5.1. シンクの機能説明 5.2. シンク・パラメータ 5.3. シンク・インタフェース 5.4. シンク・クロック・ツリー
5.1. シンクの機能説明 x
5.1.1. シンク・チャネルのワード・アライメントとデスキュー 5.1.2. シンクTMDS/TERC4デコーダ 5.1.3. ソース・ビデオ・リサンプラー 5.1.4. シンク補助デコーダ 5.1.5. シンク補助パケット・キャプチャ 5.1.6. シンク補助データ・ポート 5.1.7. シンク・オーディオ・デコーディング
5.1.5. シンク補助パケット・キャプチャ x
5.1.5.1. シンク一般制御パケット 5.1.5.2. シンクAuxiliary Video Information (AVI) InfoFrame 5.1.5.3. シンクHDMI Vendor Specific InfoFrame (VSI)
5.1.7. シンク・オーディオ・デコーディング x
5.1.7.1. HDMIオーディオ・フォーマット 5.1.7.2. Audio InfoFrame 5.1.7.3. Audio Metadata
5.3. シンク・インタフェース x
5.3.1. Avalon MM管理インタフェース 5.3.2. ステータスおよびコントロール・データ・チャネル・インタフェース
6. HDMIハードウェアのデモンストレーション x
6.1. ハードウェア・デモンストレーション・コンポーネント 6.2. HDMIハードウェア・デモンストレーションの要件 6.3. デモ・チュートリアル
6.1. ハードウェア・デモンストレーション・コンポーネント x
6.1.1. Arria V、Arria V GZおよびStratix VデバイスのトランシーバPLL 6.1.2. トランシーバ・ネイティブPHY (RX)—Arria 10デバイス 6.1.3. アルテラと AMPP パートナが提供しているIPコア 6.1.4. アルテラのPLL Reconfig IPコア 6.1.5. Multirate Reconfig Controller (RX) 6.1.6. オーバーサンプラ（RX） 6.1.7. DCFIFO 6.1.8. シンク・ディスプレイ・データ・チャネル（DDC）＆ステータスおよび制御データ・チャネル（SCDC） 6.1.9. トランシーバ・リコンフィギュレーション・コントローラ 6.1.10. VIPバイパスやオーディオ、補助およびInfoFrameバッファ 6.1.11. トランシーバ・ネイティブPHY（TX）— Arria VおとびStratix Vデバイス 6.1.12. トランシーバ・ネイティブPHY（RX）— Arria 10デバイス 6.1.13. トランシーバPHYのリセット・コントローラ 6.1.14. トランシーバPHY IPコア 6.1.15. オーバーサンプラ（TX） 6.1.16. クロック・イネーブル・ジェネレータ 6.1.17. Qsysシステム
6.1.17. Qsysシステム x
6.1.17.1. HDMIビデ​​オ・ストリームのVIPパススルー 6.1.17.2. ソースSCDCコントローラ 6.1.17.3. トランシーバ・リコンフィギュレーション・コントローラ
6.3. デモ・チュートリアル x
6.3.1. ハードウェアの設定 6.3.2. デザイン・ファイルのダウンロード 6.3.3. デザインの構築とコンパイル 6.3.4. 結果の確認
6.3.4. 結果の確認 x
6.3.4.1. ボタン、DIPスイッチおよびLEDの機能をプッシュ
7. HDMIシミ​​ュレーションの例 x
7.1. シミュレーション実習
1. HDMIクイック・リファレンス
2. HDMI概要
3. HDMIの使用開始に際して
4. HDMIソース
5. HDMIシンク
6. HDMIハードウェアのデモンストレーション
7. HDMIシミ​​ュレーションの例
A. HDMI IPコアのユーザー・ガイドのアーカイブ
B. エンベデッド・マルチプライヤ・ユーザー・ガイド改訂履歴

6.1.17.3. トランシーバ・リコンフィギュレーション・コントローラ

Nios II CPUは、HDMIソースのマルチレート・リコンフィギュレーション・コントローラとして機能します。

CPUは、TXリコンフィギュレーション・を必要とするかどうかを判断するためにMultirate Reconfig Controller（RX）からの定期的なレート検出に依存しています。 Avalon-MMスレーブ・トランスレータは、Nios IIプロセッサのAvalon-MMマスタ・インタフェースと外部インスタンス化されたHDMIソースのアルテラのPLLリコンフィギュレーションIPコアおよびTransceiver Native PHY （TX）のAvalonスレーブ・インタフェースとの間のインタフェースを提供します。

図 36. Nios II IDEフローTXのためのリコンフィギュレーション・シーケンス・フローは、PLLとトランシーバ・リコンフィギュレーションおよびリセット・シーケンスが順次実行されることを除いて、RXと同じです。図は、CVO、I 2 CマスタとHDMIソースのコントロールを必要とするのNios IIソフトウェア・フローを示しています。
レベル 2 の表題