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6.1.1. Arria V、Arria V GZおよびStratix VデバイスのトランシーバPLL
6.1.2. トランシーバ・ネイティブPHY (RX)—Arria 10デバイス
6.1.3. アルテラと AMPP パートナが提供しているIPコア
6.1.4. アルテラのPLL Reconfig IPコア
6.1.5. Multirate Reconfig Controller (RX)
6.1.6. オーバーサンプラ(RX)
6.1.7. DCFIFO
6.1.8. シンク・ディスプレイ・データ・チャネル(DDC)&ステータスおよび制御データ・チャネル(SCDC)
6.1.9. トランシーバ・リコンフィギュレーション・コントローラ
6.1.10. VIPバイパスやオーディオ、補助およびInfoFrameバッファ
6.1.11. トランシーバ・ネイティブPHY(TX)— Arria VおとびStratix Vデバイス
6.1.12. トランシーバ・ネイティブPHY(RX)— Arria 10デバイス
6.1.13. トランシーバPHYのリセット・コントローラ
6.1.14. トランシーバPHY IPコア
6.1.15. オーバーサンプラ(TX)
6.1.16. クロック・イネーブル・ジェネレータ
6.1.17. Qsysシステム
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5.3.2. ステータスおよびコントロール・データ・チャネル・インタフェース
HDMI 2.0の機能を使用するアプリケーションでは、HDMI IPコアはSCDCレジスタにメモリ・スレーブ・ポートを提供します。
このメモリ・スレーブ・ポートは、I2 Cスレーブ・コンポーネントに接続します。コアは、TMDSクロック周期の1/40 TMDSビット期間を必要とする場合SCDCインタフェースからTMDS_Bit_clock_Ratio出力を示しています。このビットはまたSCDCレジスタ内の対応するフィールドに格納されます。
HDMI 2.0仕様は、コネクタから5V入力の存在ともHPD信号の状態に応答するようにコアを必要とします。 5V入力およびHPD信号は、レジスタ機構の更新に使用されます。信号はscdc_i2c_clkのクロック・ドメインに同期しています。外部からコアへのHPD信号上の100-msの遅延を作成する必要があります。
ステータスおよび制御データチャネルの詳細については、HDMI 2.0 Specification Chapter 10を参照することができます。HDMI 2.0仕様のレジスタのアドレス・マップを得ることができます。