インテルのみ表示可能 — GUID: vgo1401364144915
Ixiasoft
6.1.1. Arria V、Arria V GZおよびStratix VデバイスのトランシーバPLL
6.1.2. トランシーバ・ネイティブPHY (RX)—Arria 10デバイス
6.1.3. アルテラと AMPP パートナが提供しているIPコア
6.1.4. アルテラのPLL Reconfig IPコア
6.1.5. Multirate Reconfig Controller (RX)
6.1.6. オーバーサンプラ(RX)
6.1.7. DCFIFO
6.1.8. シンク・ディスプレイ・データ・チャネル(DDC)&ステータスおよび制御データ・チャネル(SCDC)
6.1.9. トランシーバ・リコンフィギュレーション・コントローラ
6.1.10. VIPバイパスやオーディオ、補助およびInfoFrameバッファ
6.1.11. トランシーバ・ネイティブPHY(TX)— Arria VおとびStratix Vデバイス
6.1.12. トランシーバ・ネイティブPHY(RX)— Arria 10デバイス
6.1.13. トランシーバPHYのリセット・コントローラ
6.1.14. トランシーバPHY IPコア
6.1.15. オーバーサンプラ(TX)
6.1.16. クロック・イネーブル・ジェネレータ
6.1.17. Qsysシステム
インテルのみ表示可能 — GUID: vgo1401364144915
Ixiasoft
4.4. ソース・クロック周期
ソースは、各種クロックを使用しています。
図 25. ソース・クロック周期図は、異なるクロックがソース・コアに接続する方法を示しています。
ピクセル・クロック(vid_clk)でコアにピクセル・データ・クロック。この同じクロックは、トランシーバのフェーズ・ロックループ(PLL)の入力を駆動するために使用される必要なリンク・スピード・クロック(ls_clk)を導出します。 ls_clkは、ピクセル(BPP)あたりのカラー・ビットに依存します。
トランシーバが結合モードにあるので、HDMIソース・コアTX_CLK [0]は、ドメイン内のトランシーバにクロックにls_clkドメインのソース・コアからデータをTX_CLK [0]を使用します。
HDMIソースでは、4トランスミッタ・チャネルをインスタンス化する必要があります:データの送信するためには3チャネル、クロック情報を送信するためには1チャネル
TMDSとTERC4符号化を実行するトランシーバのクロック出力にコアls_clkを接続する必要があります。補助データはls_clkレートでコアにクロックします。