仮想JTAG（altera_virtual_jtag)IP コアのユーザーガイド

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ID 683705
日付 10/31/2016
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ドキュメント目次
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1. アルテラ仮想JTAG（altera_virtual_jtag)IP コアのユーザーガイド
1. アルテラ仮想JTAG（altera_virtual_jtag)IP コアのユーザーガイド x
1.1. 概要 1.2. システムレベルのデバッグ・インフラストラクチャー 1.3. 仮想JTAG インターフェイスの概要 1.4. ランタイム通信 1.5. 仮想JTAG IP コアのインスタンス化 1.6. シミュレーション・サポート 1.7. デザインのコンパイル 1.8. SLD_NODE 検出と列挙 1.9. 仮想IR 命令レジスターのキャプチャ－ 1.10. AHDL 関数プロトタイプ 1.11. VHDL コンポーネント宣言 1.12. VHDL LIBRARY-USE 宣言 1.13. TAP コントローラー・ステートマシン・デザイン例 1.14. ランタイムにおけるDCFIFO 内容の変更デザイン例 1.15. ハードワイヤード・リビジョン情報のオフロードデザイン例 1.16. 改訂履歴
1.1. 概要 x
1.1.1. IP コアのインストールとライセンス取得 1.1.2. On-Chip Debugging Tool Suite 1.1.3. 仮想JTAG IP コアのアプリケーション 1.1.4. JTAG プロトコル 1.1.5. JTAG 回路のアーキテクチャー
1.2. システムレベルのデバッグ・インフラストラクチャー x
1.2.1. SLD インフラストラクチャーのトランザクション・モデル 1.2.2. SLD ハブ有限状態機械
1.3. 仮想JTAG インターフェイスの概要 x
1.3.1. 入力ポート 1.3.2. 出力ポート 1.3.3. パラメーター 1.3.4. 仮想JTAG IP コアのデザインフロー 1.3.5. シミュレーション・モデル 1.3.6. ランタイム通信 1.3.7. 仮想JTAG チェーンによるDR シフト操作の実行
1.4. ランタイム通信 x
1.4.1. キャプチャーされたIR/DR 値を返さない仮想IR/DR シフト・トランザクション 1.4.2. 現在のVIR/VDR 値をキャプチャーする仮想IR/DR シフト・トランザクション 1.4.3. カスタムJTAG コントローラーを使用する場合のリセットに関する考慮事項
1.5. 仮想JTAG IP コアのインスタンス化 x
1.5.1. IP Catalog とパラメーター・エディター 1.5.2. IP コアのパラメーターとオプションの指定 1.5.3. HDL で直接インスタンス化する
1.5.1. IP Catalog とパラメーター・エディター x
1.5.1.1. パラメーター・エディター
1.5.2. IP コアのパラメーターとオプションの指定 x
1.5.2.1. アルテラIP コア向けに生成されるファイル（Legacy Parameter Editor）
1.7. デザインのコンパイル x
1.7.1. サードパーティー製の合成ツールのサポート
1.8. SLD_NODE 検出と列挙 x
1.8.1. HUB_INFO 命令の発行 1.8.2. HUB IP コンフィグレーション・レジスター 1.8.3. SLD_NODE Info レジスター
1.14. ランタイムにおけるDCFIFO 内容の変更デザイン例 x
1.14.1. ライトロジック 1.14.2. リードロジック 1.14.3. ランタイム通信
1.15. ハードワイヤード・リビジョン情報のオフロードデザイン例 x
1.15.1. JTAG User Code 設定のコンフィグレーション
1. アルテラ仮想JTAG（altera_virtual_jtag)IP コアのユーザーガイド

1.14.1. ライトロジック

RTL は、仮想JTAG IP コアの単一インスタンスを使用して、ライト側ロジックとリード側ロジックの両方の命令をデコードします。IR レジスターは3 ビット幅で、以下の表に示す3 つの命令はRTL でデコードされます。
表 16.  命令レジスター値

命令レジスター値

機能

PUSH

DCFIFO のライト側ロジックに単一の値をライトする命令です。

POP

DCFIFO のリード側ロジックから単一の値をリードする命令です。

FLUSH

FIFO から空になるまでバーストリード・トランザクションを実行する命令です。

IR デコードロジックは、PUSH 命令がIR ポートにあり、virtual_state_sdr がアサートされると、Push_in 仮想DR チェーンをシフトします。write_clock に同期したライトイネーブル・パルスは、virtual_state_udr 信号がHigh になった後にアサートされます。virtual_state_udr 信号は、仮想DR チェーンからの安定性を保証します。以下の図は、DCFIFO のライト側ロジックを示しています。

図 21. DCFIFO のライト側ロジック
レベル 2 の表題