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1.1. 概要
1.2. システムレベルのデバッグ・インフラストラクチャー
1.3. 仮想JTAG インターフェイスの概要
1.4. ランタイム通信
1.5. 仮想JTAG IP コアのインスタンス化
1.6. シミュレーション・サポート
1.7. デザインのコンパイル
1.8. SLD_NODE 検出と列挙
1.9. 仮想IR 命令レジスターのキャプチャ－
1.10. AHDL 関数プロトタイプ
1.11. VHDL コンポーネント宣言
1.12. VHDL LIBRARY-USE 宣言
1.13. TAP コントローラー・ステートマシン・デザイン例
1.14. ランタイムにおけるDCFIFO 内容の変更デザイン例
1.15. ハードワイヤード・リビジョン情報のオフロードデザイン例
1.16. 改訂履歴
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1.4.3. カスタムJTAG コントローラーを使用する場合のリセットに関する考慮事項
SLD ハブはTMS を独立してデコードし、JTAG コントローラーの状態を決定します。通常の操作では、SLD ハブはすべてのJTAG TAP コントローラー状態を正確に反映します。 JTAG ピン（TCK、TMS、TDI、およびTDO）は、コア・プログラマブル・ロジックからアクセス可能です。 ただし、JTAG TAP コントローラーの出力は、コア・プログラマブル・ロジックには表示されません。さらに、ハードJTAG TAP コントローラーは、コア・プログラマブル・ロジックからの入力としてリセット信号を使用しません。
これは、SLD ハブおよびJTAG TAP コントローラーの制御状態がロックステップにない、以下の2 つの状況を引き起こす可能性があります。
- デバイス全体のグローバルリセット信号のアサーション（DEV_CLRn）
- TRST 信号のアサーション（デバイス上で利用可能な場合）
DEV_CLRn はSLD ハブをリセットしますが、ハードTAP コントローラー・ブロックをリセットしません。TAP コントローラーは、USER モードのデバイス動作から分離してバウンダリー・スキャン動作を実行するために用いられています。グローバルリセット信号をアサートしてもBST（バウンダリー・スキャン・テスト）動作が中断されることはありません。
逆に、TRST 信号は利用可能であれば、JTAG TAP コントローラーをリセットしますが、SLD ハブをリセットしません。TRST 信号は、PLD のコア・プログラマブル・ロジックにルーティングされません。
JTAG TAP コントローラーとSLD ハブ・ステートマシンの状態が適切に同期されることを保証するために、TAP コントローラーまたはシステムロジックの意図的なリセット後に、少なくとも5 クロックサイクルにわたってTMS をHigh に保持する必要があります。JTAG TAP コントローラーとsld_hub コントローラーの両方が、TMS の5 クロックサイクルがHigh に保持された後、Test Logic Reset 状態になることが保証されています。