仮想JTAG（altera_virtual_jtag)IP コアのユーザーガイド

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ID 683705
日付 10/31/2016
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ドキュメント目次
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1. アルテラ仮想JTAG（altera_virtual_jtag)IP コアのユーザーガイド
1. アルテラ仮想JTAG（altera_virtual_jtag)IP コアのユーザーガイド x
1.1. 概要 1.2. システムレベルのデバッグ・インフラストラクチャー 1.3. 仮想JTAG インターフェイスの概要 1.4. ランタイム通信 1.5. 仮想JTAG IP コアのインスタンス化 1.6. シミュレーション・サポート 1.7. デザインのコンパイル 1.8. SLD_NODE 検出と列挙 1.9. 仮想IR 命令レジスターのキャプチャ－ 1.10. AHDL 関数プロトタイプ 1.11. VHDL コンポーネント宣言 1.12. VHDL LIBRARY-USE 宣言 1.13. TAP コントローラー・ステートマシン・デザイン例 1.14. ランタイムにおけるDCFIFO 内容の変更デザイン例 1.15. ハードワイヤード・リビジョン情報のオフロードデザイン例 1.16. 改訂履歴
1.1. 概要 x
1.1.1. IP コアのインストールとライセンス取得 1.1.2. On-Chip Debugging Tool Suite 1.1.3. 仮想JTAG IP コアのアプリケーション 1.1.4. JTAG プロトコル 1.1.5. JTAG 回路のアーキテクチャー
1.2. システムレベルのデバッグ・インフラストラクチャー x
1.2.1. SLD インフラストラクチャーのトランザクション・モデル 1.2.2. SLD ハブ有限状態機械
1.3. 仮想JTAG インターフェイスの概要 x
1.3.1. 入力ポート 1.3.2. 出力ポート 1.3.3. パラメーター 1.3.4. 仮想JTAG IP コアのデザインフロー 1.3.5. シミュレーション・モデル 1.3.6. ランタイム通信 1.3.7. 仮想JTAG チェーンによるDR シフト操作の実行
1.4. ランタイム通信 x
1.4.1. キャプチャーされたIR/DR 値を返さない仮想IR/DR シフト・トランザクション 1.4.2. 現在のVIR/VDR 値をキャプチャーする仮想IR/DR シフト・トランザクション 1.4.3. カスタムJTAG コントローラーを使用する場合のリセットに関する考慮事項
1.5. 仮想JTAG IP コアのインスタンス化 x
1.5.1. IP Catalog とパラメーター・エディター 1.5.2. IP コアのパラメーターとオプションの指定 1.5.3. HDL で直接インスタンス化する
1.5.1. IP Catalog とパラメーター・エディター x
1.5.1.1. パラメーター・エディター
1.5.2. IP コアのパラメーターとオプションの指定 x
1.5.2.1. アルテラIP コア向けに生成されるファイル（Legacy Parameter Editor）
1.7. デザインのコンパイル x
1.7.1. サードパーティー製の合成ツールのサポート
1.8. SLD_NODE 検出と列挙 x
1.8.1. HUB_INFO 命令の発行 1.8.2. HUB IP コンフィグレーション・レジスター 1.8.3. SLD_NODE Info レジスター
1.14. ランタイムにおけるDCFIFO 内容の変更デザイン例 x
1.14.1. ライトロジック 1.14.2. リードロジック 1.14.3. ランタイム通信
1.15. ハードワイヤード・リビジョン情報のオフロードデザイン例 x
1.15.1. JTAG User Code 設定のコンフィグレーション
1. アルテラ仮想JTAG（altera_virtual_jtag)IP コアのユーザーガイド

1.3.4. 仮想JTAG IP コアのデザインフロー

仮想JTAG IP コアのデザインには、以下のプロセスが含まれます。
  • 所望の命令レジスター長で仮想JTAG IP コアをコンフィグレーションし、IP コアをインスタンス化する
  • アプリケーションとのインタフェースのためのグルーロジックを構築する
  • ランタイム時に仮想JTAG インスタンスと通信する

仮想JTAG IP コアには、JTAG のデータパスと制御信号に加えて、VIR が含まれています。命令レジスターのサイズは、パラメーター・エディターで設定します。仮想JTAG IP コア上の命令レジスターポートは、VIR のパラレル出力です。virtual_state_uir 信号がアサートされた後、このポートから更新されたVIR 情報をリードすることができます。

IP コアをインスタンス化した後、アプリケーションとインターフェイスするVDR チェーンを作成する必要があります。これを実行するには、仮想命令出力を使用して、どのVDR チェーンがアクティブなデータパスであるかを判断してから、以下を作成します。

  • VIR のためのデコードロジック
  • 各VIR がマップするVDR チェーン
  • VDR チェーンとアプリケーション・ロジック間のインターフェイス・ロジック

グルーロジックは、IP コアからデコードされたワンホット出力を使用して、シフトするタイミングとVDR の更新タイミングを決定します。アプリケーション・ロジックは、非シフト仮想JTAG 状態のいずれの状態中に、VDR チェーンとインタフェースします。

例えば、アプリケーション・ロジックは、virtual_state_uir 信号がアサートされた後に、JTAG ポートからシフトインされた更新値をパラレルにリードすることができます。JTAG ポートからシフトアウトする値をロードするなら、virtual_state_cdr 信号がアサートされた時にする必要があります。最後に、TDO に情報をクロックアウトするためにシフトレジスターを有効にするなら、virtual_state_sdr のアサーション中にする必要があります。

TDI-to-TDO の接続を維持することは重要です。TDI-to-TDO データパスの接続を維持するために、可能なすべての命令コードがアクティブなレジスターチェーンにマッピングされていることを確認する必要があります。アルテラは、マッピングされていないすべてのIR 値のアクティブレジスターとしてバイパスレジスターを含めることを推奨します。

TCK（アルテラ・プログラミング・ケーブルを使用する場合、最大10 MHz のクロック）は、SLD インフラストラクチャー全体のクロックを提供します。メタステーブルの問題を回避するために、JTAG クロックドメインと残りのアプリケーション・ロジックとの間の適切なクロックドメイン・クロッシング向けのベスト・プラクティスに従ってください。デコードされた仮想JTAG 状態信号は、VIR およびVDR チェーンにおける安定した出力を決定するのに役立ちます。

デザインをコンパイルしてデバイスにダウンロードした後、quartus_stp 実行可能ファイルのTcl コマンドとアルテラのプログラミング・ケーブル（例えば、USB‑Blaster™、MasterBlaster™、またはByteBlaster™ II ケーブル）を使用してVIR およびVDR チェーンに直接シフト操作を実行できます。quartus_stp 実行可能ファイルは、Quartus II ソフトウェアで使用可能なすべてのオンチップデバッグ機能用のTcl コマンドを含むコマンドライン実行可能ファイルです。

以下の図は、仮想JTAG IP コアの1 つのインスタンスを含むデザインのコンポーネントを示しています。赤で示された仮想JTAG チェーンのTDI-to-TDO データパスは、DR レジスターのバンクで構成されています。アプリケーション・ロジックへの入力は、VDR チェーンのパラレル出力です。デコードされた状態信号は、VDR 出力が準備されている時のシフト・トランザクションおよび信号の開始と停止を知らせるために使用されます。

IR_out ポート（図で示せず）は、FPGA コアロジックからVIR をパラレルにロードするために使用できるオプションの入力ポートです。

図 9. 単一の仮想JTAG インスタンス化によるデザインのブロック図
レベル 2 の表題