1.1. 概要
1.2. システムレベルのデバッグ・インフラストラクチャー
1.3. 仮想JTAG インターフェイスの概要
1.4. ランタイム通信
1.5. 仮想JTAG IP コアのインスタンス化
1.6. シミュレーション・サポート
1.7. デザインのコンパイル
1.8. SLD_NODE 検出と列挙
1.9. 仮想IR 命令レジスターのキャプチャ－
1.10. AHDL 関数プロトタイプ
1.11. VHDL コンポーネント宣言
1.12. VHDL LIBRARY-USE 宣言
1.13. TAP コントローラー・ステートマシン・デザイン例
1.14. ランタイムにおけるDCFIFO 内容の変更デザイン例
1.15. ハードワイヤード・リビジョン情報のオフロードデザイン例
1.16. 改訂履歴
1.13. TAP コントローラー・ステートマシン・デザイン例
TAP コントローラーは、TDI データを命令レジスターとDR チェーンのバンクとの間でルーティングする一連の制御信号を有するステートマシンです。 コントローラーは、シフト・トランザクションの開始と停止を制御し、命令レジスターおよびデータレジスターのパラレル・ホールド・レジスターとシフトレジスター間のデータフローを制御します。TAP コントローラーはTMS ピンによって制御されます。
以下の図は、TAP コントローラー・ステートマシンを示しています。図の下にある表は、各状態の説明を示しています。
図 20. JTAG TAP コントローラー・ステートマシン
| TAP コントローラー状態 |
機能の説明 |
|---|---|
| Test-Logic-Reset |
JTAG スキャンチェーンのテストロジックは無効になっています。 |
| Run-Test/Idle |
これはホールド状態です。一度入ると、TMS がLow に保たれている限り、コントローラーはこの状態のままです。 |
| Select DR-Scan/Select IR Scan |
これらは一時的なコントローラーの状態です。 DR 状態またはIR 状態に入るかここで決定されます。 |
| Capture DR/Capture IR |
これらの状態は、TCK の立ち上がりエッジでシフトレジスターをホールドレジスターからパラレルロードすることを可能にします。 |
| Shift DR/Shift IR |
これらの状態は、DR チェーンおよびIR チェーンのシフトを可能にします。 |
| Exit1 DR/Exit1 IR |
一時的なホールド状態。 これらの状態では、Update 状態またはPause 状態に進むことが決定されます。 |
| Pause DR/Pause IR |
このコントローラー状態は、命令レジスターおよびデータレジスターのシフトを一時的に停止させます。 |
| Exit2 DR/Exit2 IR |
一時的なホールド状態。 これらの状態では、Update 状態に進むことが決定されます。 |
| Update DR/Update IR |
これらの状態は、ホールドレジスターをシフトレジスターからパラレルロードすることを可能にします。TCK の立ち下がりエッジで更新が発生します。 |