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1.1. 概要
1.2. システムレベルのデバッグ・インフラストラクチャー
1.3. 仮想JTAG インターフェイスの概要
1.4. ランタイム通信
1.5. 仮想JTAG IP コアのインスタンス化
1.6. シミュレーション・サポート
1.7. デザインのコンパイル
1.8. SLD_NODE 検出と列挙
1.9. 仮想IR 命令レジスターのキャプチャ-
1.10. AHDL 関数プロトタイプ
1.11. VHDL コンポーネント宣言
1.12. VHDL LIBRARY-USE 宣言
1.13. TAP コントローラー・ステートマシン・デザイン例
1.14. ランタイムにおけるDCFIFO 内容の変更デザイン例
1.15. ハードワイヤード・リビジョン情報のオフロードデザイン例
1.16. 改訂履歴
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1.7.1. サードパーティー製の合成ツールのサポート
バリエーション・ファイルに加えて、パラメーター・エディターは作成した仮想JTAG IP コア用のブラックボックス・ファイルを作成します。
例えば、my_vji.v ファイルを作成すると、my_vji_bb.v ファイルも作成されます。サードパーティー合成では、プロジェクトを合成するために、このブラックボックス・ファイルをデザインファイルに含めます。VQM ファイルは、通常、サードパーティーの合成ツールによって生成されます。このVQM ネットリストと仮想JTAG IP コアのバリエーション・ファイルは、さらにコンパイルするためにQuartus II ソフトウェアに入力されます。