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1.1. 概要
1.2. システムレベルのデバッグ・インフラストラクチャー
1.3. 仮想JTAG インターフェイスの概要
1.4. ランタイム通信
1.5. 仮想JTAG IP コアのインスタンス化
1.6. シミュレーション・サポート
1.7. デザインのコンパイル
1.8. SLD_NODE 検出と列挙
1.9. 仮想IR 命令レジスターのキャプチャ-
1.10. AHDL 関数プロトタイプ
1.11. VHDL コンポーネント宣言
1.12. VHDL LIBRARY-USE 宣言
1.13. TAP コントローラー・ステートマシン・デザイン例
1.14. ランタイムにおけるDCFIFO 内容の変更デザイン例
1.15. ハードワイヤード・リビジョン情報のオフロードデザイン例
1.16. 改訂履歴
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1.14.2. リードロジック
2 つのランタイム命令がFIFO から内容をリードします。IR デコードロジックは、POP 命令がアクティブの時に、Push_out 仮想DR チェーンを選択し、リードロジックへの単一のリードパルスを生成します。Push_out DR チェーンは、virtual_state_cdr のアサート時にパラレルロードされ、virtual_state_sdr のアサート時にTDO にシフトアウトされます。
FLUSH 命令が仮想JTAG インスタンスにシフトされると、IR デコードロジックはFIFO が空になるまでread_req ラインをアサートします。バイパスレジスターは、FLUSH 命令がアクティブでTDI-TDO の接続を維持する時に選択されます。以下の図は、DCFIFO のリード側ロジックを示しています。
図 22. DCFIFO のリード側ロジックデザイン例