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1.1. 概要
1.2. システムレベルのデバッグ・インフラストラクチャー
1.3. 仮想JTAG インターフェイスの概要
1.4. ランタイム通信
1.5. 仮想JTAG IP コアのインスタンス化
1.6. シミュレーション・サポート
1.7. デザインのコンパイル
1.8. SLD_NODE 検出と列挙
1.9. 仮想IR 命令レジスターのキャプチャ-
1.10. AHDL 関数プロトタイプ
1.11. VHDL コンポーネント宣言
1.12. VHDL LIBRARY-USE 宣言
1.13. TAP コントローラー・ステートマシン・デザイン例
1.14. ランタイムにおけるDCFIFO 内容の変更デザイン例
1.15. ハードワイヤード・リビジョン情報のオフロードデザイン例
1.16. 改訂履歴
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1.5.1.1. パラメーター・エディター
パラメーター・エディターでは、IP コアのポート、パラメーター、および出力ファイルの生成オプションをコンフィグレーションができます。 基本パラメーター・エディターのコントロールには、以下があります。
- Presetsウィンドウを使用し、特定のアプリケーションでプリセットのパラメーター値を適用します。 ( 選択コア向け )
- Detailsウィンドウを使用し、ポートとパラメーターの説明を表示してドキュメントへのリンクをクリックします。
- Generate > Generate Testbench Systemをクリックし、テストベンチ・システムを生成します。( 選択コア向け )
- Generate > Generate Example Designをクリックし、選択したコアのサンプルデザインを生成します。( 選択コア向け )
- Validate System Integrityをクリックし、コンパニオン・ファイルに対してシステムの汎用コンポーネントを検証します。 (Qsys Proシステムのみ )
- Sync All System Infosをクリックし、コンパニオン・ファイルに対しシステムの汎用コンポーネントを検証します。(Qsys Proシステムのみ)
IP Catalog は、Qsys およびQsys Pro (View > IP Catalog) でも使用可能です。Qsys IP Catalog には、専用のシステム・インターコネクト、ビデオと画像の処理、および IP Catalog で使用不可の他のシステムレベルの IP が含まれています。Qsys およびQsys Proの IP 使用の情報については、Creating a System with Qsys Pro またはCreating a System with Qsysを参照してください。