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1.1. 概要
1.2. システムレベルのデバッグ・インフラストラクチャー
1.3. 仮想JTAG インターフェイスの概要
1.4. ランタイム通信
1.5. 仮想JTAG IP コアのインスタンス化
1.6. シミュレーション・サポート
1.7. デザインのコンパイル
1.8. SLD_NODE 検出と列挙
1.9. 仮想IR 命令レジスターのキャプチャ－
1.10. AHDL 関数プロトタイプ
1.11. VHDL コンポーネント宣言
1.12. VHDL LIBRARY-USE 宣言
1.13. TAP コントローラー・ステートマシン・デザイン例
1.14. ランタイムにおけるDCFIFO 内容の変更デザイン例
1.15. ハードワイヤード・リビジョン情報のオフロードデザイン例
1.16. 改訂履歴
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1.14. ランタイムにおけるDCFIFO 内容の変更デザイン例
このデザイン例では、仮想JTAG IP コアとコマンドライン・スクリプトを使用して、ランタイム時にDCFIFO の内容を動的に変更する方法を示します。
仮想JTAG IP コアとともに出荷されるTcl API は、ランタイム時にデータ値を更新したり、制御ビットをトグルするために使用できるコマンドライン・スクリプトを開発するのに理想的なソリューションです。FPGA へのこの可視性は、特に外部機器がスティミュラスを提供することができない場合に、デザインのプロトタイプ段階でデバッグクロージャを迅速に行うのに役立ちます。
このデザイン例は、DCFIFO を実装するQuartus II プロジェクト・ファイルと、ランタイム時にFIFO の内容を変更するために使用されるコマンドライン・スクリプトで構成されています。
RTL は、JTAG 回路と通信する仮想JTAG IP コアの単一インスタンス化で構成されています。DCFIFO のリードポートとライトポートは両方とも50 MHz でクロックされます。SignalTap II Logic Analyzer のインスタンスは、DCFIFO のデータ出力バスをタップして、DCFIFO からのバースト・トランザクションをリードします。以下の項では、RTL 実装およびTcl API を使用したDCFIFO のランタイム制御について説明します。