仮想JTAG（altera_virtual_jtag)IP コアのユーザーガイド

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ID 683705
日付 10/31/2016
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ドキュメント目次
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1. アルテラ仮想JTAG（altera_virtual_jtag)IP コアのユーザーガイド
1. アルテラ仮想JTAG（altera_virtual_jtag)IP コアのユーザーガイド x
1.1. 概要 1.2. システムレベルのデバッグ・インフラストラクチャー 1.3. 仮想JTAG インターフェイスの概要 1.4. ランタイム通信 1.5. 仮想JTAG IP コアのインスタンス化 1.6. シミュレーション・サポート 1.7. デザインのコンパイル 1.8. SLD_NODE 検出と列挙 1.9. 仮想IR 命令レジスターのキャプチャ－ 1.10. AHDL 関数プロトタイプ 1.11. VHDL コンポーネント宣言 1.12. VHDL LIBRARY-USE 宣言 1.13. TAP コントローラー・ステートマシン・デザイン例 1.14. ランタイムにおけるDCFIFO 内容の変更デザイン例 1.15. ハードワイヤード・リビジョン情報のオフロードデザイン例 1.16. 改訂履歴
1.1. 概要 x
1.1.1. IP コアのインストールとライセンス取得 1.1.2. On-Chip Debugging Tool Suite 1.1.3. 仮想JTAG IP コアのアプリケーション 1.1.4. JTAG プロトコル 1.1.5. JTAG 回路のアーキテクチャー
1.2. システムレベルのデバッグ・インフラストラクチャー x
1.2.1. SLD インフラストラクチャーのトランザクション・モデル 1.2.2. SLD ハブ有限状態機械
1.3. 仮想JTAG インターフェイスの概要 x
1.3.1. 入力ポート 1.3.2. 出力ポート 1.3.3. パラメーター 1.3.4. 仮想JTAG IP コアのデザインフロー 1.3.5. シミュレーション・モデル 1.3.6. ランタイム通信 1.3.7. 仮想JTAG チェーンによるDR シフト操作の実行
1.4. ランタイム通信 x
1.4.1. キャプチャーされたIR/DR 値を返さない仮想IR/DR シフト・トランザクション 1.4.2. 現在のVIR/VDR 値をキャプチャーする仮想IR/DR シフト・トランザクション 1.4.3. カスタムJTAG コントローラーを使用する場合のリセットに関する考慮事項
1.5. 仮想JTAG IP コアのインスタンス化 x
1.5.1. IP Catalog とパラメーター・エディター 1.5.2. IP コアのパラメーターとオプションの指定 1.5.3. HDL で直接インスタンス化する
1.5.1. IP Catalog とパラメーター・エディター x
1.5.1.1. パラメーター・エディター
1.5.2. IP コアのパラメーターとオプションの指定 x
1.5.2.1. アルテラIP コア向けに生成されるファイル（Legacy Parameter Editor）
1.7. デザインのコンパイル x
1.7.1. サードパーティー製の合成ツールのサポート
1.8. SLD_NODE 検出と列挙 x
1.8.1. HUB_INFO 命令の発行 1.8.2. HUB IP コンフィグレーション・レジスター 1.8.3. SLD_NODE Info レジスター
1.14. ランタイムにおけるDCFIFO 内容の変更デザイン例 x
1.14.1. ライトロジック 1.14.2. リードロジック 1.14.3. ランタイム通信
1.15. ハードワイヤード・リビジョン情報のオフロードデザイン例 x
1.15.1. JTAG User Code 設定のコンフィグレーション
1. アルテラ仮想JTAG（altera_virtual_jtag)IP コアのユーザーガイド

1.1.5. JTAG 回路のアーキテクチャー

JTAG 回路の基本アーキテクチャーは、以下のコンポーネントで構成されています。

  • DRs（Data Registers）のセット
  • IR（Instruction Register）
  • データをアービトレーションするステートマシン（TAP（Test Access Port）コントローラーと呼ばれる）
  • 以下のピンで構成された4 または5 ピン・シリアル・インターフェイス
    • データをIR およびDR シフトレジスター・チェーンにシフトするために使用されるTDI（Test data in）
    • IR およびDR シフトレジスター・チェーンからデータをシフトするために使用されるTDO（Test data out）
    • TAP コントローラーへの入力として使用されるTMS（Test mode select）
    • JTAG 回路のクロックソースとして使用されるTCK
    • TRST はTAP コントローラーをリセットする。 これは、規格1149.1 で定義されたオプションの入力ピン
注:

TRST ピンは、Cyclone デバイスファミリーには存在しません。

DR のバンクは、JTAG 回路の主要データパスであり、すべてのJTAG トランザクションのペイロードデータを伝送します。各DR チェーンは、特定の機能を果たすために専用されています。プライマリーのDR チェーンはバウンダリー・スキャン・セルで形成されています。他のDR チェーンは識別のために使用され、バウンダリー・スキャン・テスト中にIC をバイパスするか、またはIC ベンダーによって定義された機能を備えたレジスターチェーンのカスタムセットをバイパスします。アルテラは、オンチップ・デバッグ・アプリケーションなどのJTAG チェーンを通信リソースとして必要とするユーザ定義のIP を備えた2 つのDR チェーンを使用します。特に、仮想JTAG IP コアは、2 つのDR チェーンをユーザ定義のカスタム・アプリケーションに拡張することを可能にします。

命令レジスター(IR)を使用して、TDI とTDO が接続する必要があるデータレジスター（DR）のバンクを選択します。このレジスターは、データレジスターのバンクのためのアドレスレジスターとして機能します。各IR 命令は、特定のDR チェーンにマッピングされます。

JTAG 回路（IR およびDR レジスターチェーン）の一部であるすべてのシフトレジスターは、2 種類のレジスターで構成されています。それは、TDI ピンからの新しいシリアルシフト入力をキャプチャするシフトレジスターと、各シフトレジスターに接続し、シフト時に現在の入力を保持するパラレル・ホールド・レジスターです。パラレル・ホールド・レジスターは、新しいデータがシフトされた時の出力の安定性を保証します。

以下の図は、JTAG 回路の機能モデルを示しています。TRST ピンは規格1149.1 のオプションピンで、Cyclone デバイスでは使用できません。TAP コントローラーはハードコントローラーであり、プログラム可能なリソースを使用して作成されるものではありません。TAP コントローラーの主な機能は、テストデータをIR レジスターチェーンとDR レジスターチェーンの間でルーティングすることです。

図 4. JTAG 回路の機能モデル
レベル 2 の表題