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1.1. 概要
1.2. システムレベルのデバッグ・インフラストラクチャー
1.3. 仮想JTAG インターフェイスの概要
1.4. ランタイム通信
1.5. 仮想JTAG IP コアのインスタンス化
1.6. シミュレーション・サポート
1.7. デザインのコンパイル
1.8. SLD_NODE 検出と列挙
1.9. 仮想IR 命令レジスターのキャプチャ－
1.10. AHDL 関数プロトタイプ
1.11. VHDL コンポーネント宣言
1.12. VHDL LIBRARY-USE 宣言
1.13. TAP コントローラー・ステートマシン・デザイン例
1.14. ランタイムにおけるDCFIFO 内容の変更デザイン例
1.15. ハードワイヤード・リビジョン情報のオフロードデザイン例
1.16. 改訂履歴
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1.2.1. SLD インフラストラクチャーのトランザクション・モデル
JTAG リソースを必要とするアプリケーションがある場合、Quartus II ソフトウェアはJTAG リソースのアービトレーションを処理するためにSLD インフラストラクチャーを自動的に実装します。 JTAG と任意のIP コアとの間の通信インターフェイスは、設計者にとって透過的です。JTAG TAP コントローラーを除き、SLD インフラストラクチャーのすべてのコンポーネントは、プログラマブル・ロジック・リソースを使用して構築されています。
SLD インフラストラクチャーは、JTAG プロトコルによって定義されたIR/DR パラダイムを模倣しています。各アプリケーションは命令レジスターと、JTAG 標準の命令レジスターおよびデータレジスターと同様に動作するデータレジスターのセットを実装します。各アプリケーションによって実装された命令レジスターおよびデータレジスターのバンクは、USER1 とUSER0 データレジスター・チェーンのサブセットであることに注意してください。SLD インフラストラクチャーは、JTAG TAP コントローラー、SLD ハブ、およびSLD ノードの3 つのサブシステムで構成されています。
SLD ハブは、各SLD ノード間のTDI ピン接続をルーティングするアービターとして機能し、JTAG TAP コントローラー・ステートマシンをミラーリングするステートマシンです。
SLD ノードは、エンド・アプリケーションのための通信チャネルを表します。SignalTap II Logic Analyzer などのJTAG 通信リソースを必要とするIP の各インスタンスは、SLD ハブへのSLD ノード・インターフェイスの形で独自の通信チャネルを持ちます。各SLD ノード・インスタンスには、独自の命令レジスターとDR チェーンのバンクがあります。デバイスで使用可能なリソースに応じて、最大255 のSLD ノードをインスタンス化できます。
ともに、sld_hub ノードとSLD ノードは、JTAG プロトコル内で仮想JTAG スキャンチェーンを形成します。各SLD ノード・インスタンスの命令レジスターとDR トランザクションの両方が、JTAG プロトコルの標準的なDR スキャンシフト内にカプセル化されているという意味では仮想的です。
SLD ノードの命令レジスターとデータレジスターは、USER1 とUSER0 のデータレジスターのサブセットです。SLD ノードIR/DR レジスターセットはJTAG プロトコルのIR/DR レジスターセットの一部ではないため、SLD ノード命令レジスター（IR）およびデータレジスター（DR）チェーンはVIR（Virtual IR）およびVDR（Virtual DR）チェーンとして知られています。以下の図は、SLD インフラストラクチャーのトランザクション・モデルを示しています。
図 6. PLD アプリケーション向けのJTAG プロトコルの拡張