仮想JTAG（altera_virtual_jtag)IP コアのユーザーガイド

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ID 683705
日付 10/31/2016
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ドキュメント目次
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1. アルテラ仮想JTAG（altera_virtual_jtag)IP コアのユーザーガイド
1. アルテラ仮想JTAG（altera_virtual_jtag)IP コアのユーザーガイド x
1.1. 概要 1.2. システムレベルのデバッグ・インフラストラクチャー 1.3. 仮想JTAG インターフェイスの概要 1.4. ランタイム通信 1.5. 仮想JTAG IP コアのインスタンス化 1.6. シミュレーション・サポート 1.7. デザインのコンパイル 1.8. SLD_NODE 検出と列挙 1.9. 仮想IR 命令レジスターのキャプチャ－ 1.10. AHDL 関数プロトタイプ 1.11. VHDL コンポーネント宣言 1.12. VHDL LIBRARY-USE 宣言 1.13. TAP コントローラー・ステートマシン・デザイン例 1.14. ランタイムにおけるDCFIFO 内容の変更デザイン例 1.15. ハードワイヤード・リビジョン情報のオフロードデザイン例 1.16. 改訂履歴
1.1. 概要 x
1.1.1. IP コアのインストールとライセンス取得 1.1.2. On-Chip Debugging Tool Suite 1.1.3. 仮想JTAG IP コアのアプリケーション 1.1.4. JTAG プロトコル 1.1.5. JTAG 回路のアーキテクチャー
1.2. システムレベルのデバッグ・インフラストラクチャー x
1.2.1. SLD インフラストラクチャーのトランザクション・モデル 1.2.2. SLD ハブ有限状態機械
1.3. 仮想JTAG インターフェイスの概要 x
1.3.1. 入力ポート 1.3.2. 出力ポート 1.3.3. パラメーター 1.3.4. 仮想JTAG IP コアのデザインフロー 1.3.5. シミュレーション・モデル 1.3.6. ランタイム通信 1.3.7. 仮想JTAG チェーンによるDR シフト操作の実行
1.4. ランタイム通信 x
1.4.1. キャプチャーされたIR/DR 値を返さない仮想IR/DR シフト・トランザクション 1.4.2. 現在のVIR/VDR 値をキャプチャーする仮想IR/DR シフト・トランザクション 1.4.3. カスタムJTAG コントローラーを使用する場合のリセットに関する考慮事項
1.5. 仮想JTAG IP コアのインスタンス化 x
1.5.1. IP Catalog とパラメーター・エディター 1.5.2. IP コアのパラメーターとオプションの指定 1.5.3. HDL で直接インスタンス化する
1.5.1. IP Catalog とパラメーター・エディター x
1.5.1.1. パラメーター・エディター
1.5.2. IP コアのパラメーターとオプションの指定 x
1.5.2.1. アルテラIP コア向けに生成されるファイル（Legacy Parameter Editor）
1.7. デザインのコンパイル x
1.7.1. サードパーティー製の合成ツールのサポート
1.8. SLD_NODE 検出と列挙 x
1.8.1. HUB_INFO 命令の発行 1.8.2. HUB IP コンフィグレーション・レジスター 1.8.3. SLD_NODE Info レジスター
1.14. ランタイムにおけるDCFIFO 内容の変更デザイン例 x
1.14.1. ライトロジック 1.14.2. リードロジック 1.14.3. ランタイム通信
1.15. ハードワイヤード・リビジョン情報のオフロードデザイン例 x
1.15.1. JTAG User Code 設定のコンフィグレーション
1. アルテラ仮想JTAG（altera_virtual_jtag)IP コアのユーザーガイド

1.1.3. 仮想JTAG IP コアのアプリケーション

仮想JTAG IP コアのインスタンスをHDL コードで1 つまたは複数インスタンス化することができます。 合成中、Quartus II ソフトウェアは各インスタンスに一意のIDを割り当て、各インスタンスが個別にアクセスされるようにします。仮想JTAG IP コアのインスタンスを最大128 個インスタンス化できます。以下の図は、IP コアの複数のインスタンスを持つデザインの典型的なアプリケーションを示しています。
図 2. アプリケーションの例

ハブは、単一のJTAG リソースを共有する複数のアプリケーション間で自動的にアービトレーションします。したがって、IP コアをSignalTap II Logic Analyzer などのオンチップ・デバッグ・アプリケーションと併用することで、デバッグの可視性を高めることができます。また、IP コアを使用して、以下のアプリケーションを含め、ランタイム時にテスト中のデザインからの応答を求める簡単なスティミュラス・パターンを提供することもできます。

  • ロジックの内部部品の値を診断、サンプリング、および更新する。 このIP コアを使用すると、ハードウェアデバイスの内部カウンターおよびステートマシンの値を簡単にサンプリングして更新できる
  • ハードウェアをデバッグするTcl コマンドを使用して独自のカスタム・ソフトウェア・デバッグIP を構築する。このIP は、デザイン内の仮想JTAG IP コアのインスタンスと通信する
  • 仮想入力と出力を実現するようにデザインを構築する
  • マイクロプロセッサーがJTAG チェーンを制御するシステム向けにデバッグ・ソリューションを構築する場合は、JTAG 制御がマイクロプロセッサーに搭載されている必要があるため、SignalTap II Logic Analyzer は使用できない。Tcl コマンドからダイレクト・マイクロプロセッサーへのJTAG ポート用の低レベルのコントロールを使用することにより、デバイスコア内の仮想JTAG IP コアと通信できる
レベル 2 の表題