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1.1. 概要
1.2. システムレベルのデバッグ・インフラストラクチャー
1.3. 仮想JTAG インターフェイスの概要
1.4. ランタイム通信
1.5. 仮想JTAG IP コアのインスタンス化
1.6. シミュレーション・サポート
1.7. デザインのコンパイル
1.8. SLD_NODE 検出と列挙
1.9. 仮想IR 命令レジスターのキャプチャ－
1.10. AHDL 関数プロトタイプ
1.11. VHDL コンポーネント宣言
1.12. VHDL LIBRARY-USE 宣言
1.13. TAP コントローラー・ステートマシン・デザイン例
1.14. ランタイムにおけるDCFIFO 内容の変更デザイン例
1.15. ハードワイヤード・リビジョン情報のオフロードデザイン例
1.16. 改訂履歴
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1.1.4. JTAG プロトコル
JTAG プロトコル（IEEE 1149.1 として標準化されている）の本来の目的は、製造段階でのPCB 相互接続性テストを簡素化することでした。 リード間隔とFPGA パッケージの緊密度が高まり、集積回路（IC）ピンへのアクセスが制限されたため、「Bed-of-nails」の試験装置など従来のプローブ技法によるテストは不可能となりました。JTAG プロトコルは、I/O リングの近くに配置されたシフトレジスター・チェーンを介して、IC ピンへの物理的アクセスの必要性を緩和します。BSC（バウンダリー・スキャン・セル）とも呼ばれ、I/O リングの近くにあるこのレジスターのセットは、I/O ピンに値をサンプリングして強制的に出力します。JTAG に準拠したIC のBSC はシリアル・シフト・チェーンにデイジーチェーン接続され、シリアル・インターフェイスを介して駆動されます。
バウンダリー・スキャン・テスト中、ソフトウェアはテストデータをシリアル・インターフェイス経由で選択IC のBSC にシフトアウトします。このテストデータは、影響を受けるBSC に接続されたピンに既知のパターンを強制します。PCB トレースのもう一方の端にある隣接するIC がJTAG に準拠している場合、隣接IC のBSC はテストパターンをサンプリングし、BSC を解析のためにソフトウェアに戻します。以下の図は、バウンダリー・スキャン・テストの概念を示しています。
図 3. IEEE Std. 1149.1 バウンダリー・スキャン・テスト
JTAG インターフェイスは、あらゆる情報をデバイスに移行し、フットプリントを低く抑え、すべてのアルテラのデバイスで利用できるため、汎用通信インターフェイスと見なされます。バウンダリー・スキャン・アプリケーションに加えて、アルテラのデバイスは、Quartus II ソフトウェアで利用可能なデバイス・コンフィグレーションやオンチップ・デバッグ機能などの他のアプリケーションにJTAG ポートを使用します。