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1.1. 概要
1.2. システムレベルのデバッグ・インフラストラクチャー
1.3. 仮想JTAG インターフェイスの概要
1.4. ランタイム通信
1.5. 仮想JTAG IP コアのインスタンス化
1.6. シミュレーション・サポート
1.7. デザインのコンパイル
1.8. SLD_NODE 検出と列挙
1.9. 仮想IR 命令レジスターのキャプチャ-
1.10. AHDL 関数プロトタイプ
1.11. VHDL コンポーネント宣言
1.12. VHDL LIBRARY-USE 宣言
1.13. TAP コントローラー・ステートマシン・デザイン例
1.14. ランタイムにおけるDCFIFO 内容の変更デザイン例
1.15. ハードワイヤード・リビジョン情報のオフロードデザイン例
1.16. 改訂履歴
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1.8.2. HUB IP コンフィグレーション・レジスター
USER1 およびHUB_INFO 命令シーケンスが発行された場合、HUB_INFO 命令のターゲットレジスターを有効にするには、USER0 命令を適用する必要があります。
HUB IP コンフィグレーション・レジスターは、DR レジスターの8 回の4 ビット・ニブルスキャンを使用してシフトアウトされます。各4 ビットスキャンは、次の4 ビットスキャンの前にUPDATE_DR 状態を通過しなければなりません。8 回のスキャンは、以下の表に示す定義で32 ビットの値にアセンブルされます。
Nibble7 |
Nibble6 |
Nibble5 |
Nibble4 |
Nibble3 |
Nibble2 |
Nibble1 |
Nibble0 |
||||||||
---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
31 |
27 |
26 |
19 |
18 |
8 |
7 |
0 |
||||||||
HUB IP version |
N |
ALTERA_MFG_ID (0 × 06E) |
m |
USER1 DR チェーンの寸法は、SUM(m、n)およびN(デザイン内のノードの数)から決定できます。以下の式は、m とn の値を示しています。
n = CEIL(log2(N+1))
m = SUM(m,n) – n