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1.1. 概要
1.2. システムレベルのデバッグ・インフラストラクチャー
1.3. 仮想JTAG インターフェイスの概要
1.4. ランタイム通信
1.5. 仮想JTAG IP コアのインスタンス化
1.6. シミュレーション・サポート
1.7. デザインのコンパイル
1.8. SLD_NODE 検出と列挙
1.9. 仮想IR 命令レジスターのキャプチャ－
1.10. AHDL 関数プロトタイプ
1.11. VHDL コンポーネント宣言
1.12. VHDL LIBRARY-USE 宣言
1.13. TAP コントローラー・ステートマシン・デザイン例
1.14. ランタイムにおけるDCFIFO 内容の変更デザイン例
1.15. ハードワイヤード・リビジョン情報のオフロードデザイン例
1.16. 改訂履歴
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1.1. 概要
仮想JTAG IP コアはOn-Chip Debugging Tool Suite の1 つの機能であり、このIP コアを使用すると、デバイス上のI/O ピンを使用せずにJTAG ポートを介してデザインをモニターし、更新、およびデバッグするための独自のソフトウェア・ソリューションを作成することができます。Quartus® II ソフトウェアまたはJTAG 制御ホストは、このIP コアの各インスタンスを一意のインデックスで識別します。各IP コアのインスタンスは、デバイスのJTAG 動作に似たフローで機能します。このインターフェイスを使用するロジックは、インスタンスがアクティブになった時に、PLD デバイスの代わりにJTAG チェーンの連続性を維持する必要があります。
仮想JTAG IP コアを使用すると、効率的で高速で生産的なデバッグ・ソリューションを設計することができます。デバッグ・ソリューションは、他のロジック・アナライザーを使用してデザインをデバッグする評価テストの一部、またはエンベデッド・ロジック・アナライザーを実行するホストを持たない製品テストの一部として使用できます。デバッグ機能に加えて、仮想JTAG IP コアを使用すると、デバイスのJTAG ポートを介してシングルチャネルまたは複数のシリアルチャネルを提供することができます。アプリケーションでシリアルチャネルを使用して、データをキャプチャ－したり、ロジックのさまざまな部分にデータを強制的に送信したりすることができます。
On-Chip Debugging Tool Suite の各機能は、オンチップリソースを活用して、テスト中のロジックに対するリアルタイムの可視化を実現します。ランタイム時に、各ツールはJTAG 接続を共有し、収集されたテストデータをQuartus II ソフトウェアに送信して解析します。ツールセットは、一連のGUI、IP コア、およびTcl API（Application Programming Interface)で構成されています。GUI は、テスト信号のコンフィグレーションと、デバッグ中にキャプチャ－されたデータの視覚化を提供します。Tcl スクリプト・インターフェイスは、ランタイム時に自動化を提供します。
仮想JTAG IP コアにより、FPGA コアロジックにルーティングされたJTAG 制御信号への直接なアクセスが可能となり、JTAG リソースを精細に制御でき、JTAG リソースを汎用シリアル通信インターフェイスとして開くことができます。ランタイム時にデバイスにトランザクションを送受信するための完全なTcl API が用意されています。JTAG ピンはランタイム時に容易にアクセスできるため、このIP コアによりデバイス内部のJTAG スキャンチェーンを簡単にカスタマイズでき、デバッグ・アプリケーションの作成に使用できます。
デバッグ・アプリケーションの例には、アナライザー・インスタンスに接続されたテスト信号を実行することによりSignalTap® II Logic Analyzer によって評価される誘発トリガー条件、デザインの試作段階でのフロント・パネル・インターフェイスの置換、テスト中のデザインを実行するためのテストベクトルの挿入などがあります。
このインフラストラクチャーは、SignalTap II Logic Analyzer などのアルテラ固有のアプリケーションおよびユーザー・アプリケーションで使用するためのJTAG プロトコルの拡張です。